KR20020078429A - 불순물 농도 침적에 따른 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
셀프-얼라인 트랜치(self aligned shallow trench isolation : SASTI) 구조를 갖는 플래쉬 메모리 소자의 플로팅 게이트 전극간의 숏트를 방지하는데 적당하도록 한 반도체 메모리 소자의 제조방법에 관한 것으로, 반도체 기판에 제 1 절연막을 형성하고, 상기 제 1 절연막상에 침적과정에서 농도 구배를 갖는 제 1 도전층을 형성한 후, 상기 제 1 도전층상에 제 2 절연막을 형성하는 단계와, 상기 제 1, 제 2 절연막과 제 1 도전층 및 기판을 선택적으로 식각 제거하여 상기 기판 소정영역에 트랜치를 형성하는 단계와, 상기 트랜치내에 절연막 측벽을 형성한 후, 상기 트랜치에 제 3 절연막을 형성하는 단계와, 상기 제 2 절연막을 제거한 후, 상기 제 3 절연막에 걸치도록 상기 제 1 도전층상에 제 2 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 셀프-얼라인 트랜치(self aligned shallow trench isolation : SASTI) 구조를 갖는 플래쉬 메모리 소자의 플로팅 게이트 전극간의 숏트를 방지하는데 적당하도록 한 불순물 농도 침적에 따른 반도체 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 EEPROM(Flash Electrically Erasable Programmable Read Only Memory) 및 플래쉬 메모리 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대되면서 비휘발성 메모리에 관한 연구 개발이 요구되고 있다.
상기 플래쉬 EEPROM 및 EEPROM등의 비휘발성 반도체 메모리를 데이터 저장미디어(Mass Storage Media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(Cost-per-Bit)이 너무 비싸다는 것이다.
또한, 포토블(Potable) 제품으로의 응용을 위해서는 저전력이 소모되는 칩(Chip)이 요구된다.
상기 비트당 가격을 낮추기 위한 방안으로 최근 멀티 비트셀(Multibit-per-Cell)에 관한 연구가 활발히 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리 셀의 개수와 일대일 대응 관계에 있는 반면에 멀티 비트 셀은 메모리 셀 하나에 1비트 이상의 데이터를 저장하므로메모리 셀 사이즈를 줄이지 않고도 동일 칩 면적에 데이터의 저장 집적도를 크게 높일 수 있다.
상기 멀티 비트 셀을 구현하기 위해서는 각 메모리 셀에 3개 이상의 문턱전압 레벨(Threshold Voltage Level)을 프로그램 해야한다.
예를 들면 셀당 2비트의 데이터를 저장하기 위해서는 22= 4, 즉 4단계의 문턱전압 레벨로 각 셀을 프로그램(Program)할 수 있어야 한다. 이때, 상기 4단계의 문턱전압 레벨은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응시킨다.
이와 같은 멀티 레벨 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고, 이 값은 약 0.5V에 이른다.
따라서, 각각의 문턱레벨을 정확하게 조절(Adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램 할 수 있게 되고, 셀당 비트 수도 증가시킬 수 있게된다.
상기의 전압분포를 줄이기 위한 한 방법으로 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다. 상기의 기법에서는 원하는 문턱레벨로 비휘발성 메모리 셀을 프로그램 하기 위해 일련의 프로그램 전압펄스(series of voltage pulses)를 셀에 인가한다.
그리고 상기 셀이 원하는 문턱레벨에 도달했는지 조회(Verifty) 하기 위해 각 전압펄스들 사이에서 읽기(Reading) 고정이 수행되어 진다. 각 조회 중에 조회된 문턱레벨 값이 원하는 문턱레벨 값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서 유한한 프로그램 전압 펄스 폭으로 문턱레벨의 에러 분포를 줄이기는 어렵다. 또한 상기의 프로그램과 조회를 반복하는 알고리즘을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가되고 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
또한, 일반적으로 플래쉬 EEPROM 및 EEPROM의 비휘발성 메모리 소자의 집적도를 결정하는 메모리 셀의 유효 셀 사이즈(Effective Cell Size)는 셀 사이즈와 셀 어레이 구조에 의해 결정된다.
비휘발성 메모리 셀 중 최소의 셀 구조는 단순 적층 구조로서, 도 1a는 일반적인 비휘발성 메모리 셀의 회로도이고, 도 1b는 일반적인 단순 적층형 비휘발성 메모리 셀의 구조 단면도이다.
도 1a에 도시한 바와 같이 비휘발성 메모리 셀의 심볼이며, 동시에 회로도인 비휘발성 메모리 셀은 콘트롤 게이트(5), 플로팅 게이트(3), 소오스(6a), 채널영역(7) 및 드레인(6b)으로 구성된다.
상기와 같이 구성된 비휘발성 메모리 셀의 동작은 프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(5) 및 드레인(6b)에 인가하면 드레인(6b)과 소오스(6a) 사이에 전류가 흐른다.
상기 전류를 참조전류(Reference Current)와 비교하여 참조전류 보다 같거나 작은 값에 도달하면 프로그램 완료신호(Programming Completion Signal)를 발생시킨다.
이어, 도 1b에 도시한 바와 같이 P형 반도체 기판(1)상에 터널링 산화막(2)을 사이에 두고 플로팅 게이트(3)가 형성되며, 상기 플로팅 게이트(3)상에 콘트롤 게이트(5)가 형성된다.
그리고 상기 콘트롤 게이트(5)와 플로팅 게이트(3) 사이에는 유전체막(4)이 형성되고, 상기 플로팅 게이트(3) 양측의 P형 반도체 기판(1)내에는 n형 소오스 영역(6a)과 드레인 영역(6b)이 형성된다.
이와 같이 구성되는 일반적인 단순 적층형 비휘발성 메모리 셀의 유효 셀 사이즈는 작으나 콘트롤 게이트(5)의 커플링 상수 값이 작고, 특히 비휘발성 메모리 셀의 유효 셀 사이즈를 줄일 수 있도록 커플링 상수가 더 작아지는 문제가 있다.
따라서, 이러한 문제를 해결하기 위해 플로팅 게이트(3)와 콘트롤 게이트(5) 사이의 유전체막(4)을 ONO막으로 형성하였으나 이 또한 공정이 복잡하고 고온 열처리 공정이 필요하다.
이하, 첨부된 도면을 참조하여 종래의 셀프-얼라인 트랜치를 갖는 반도체 메모리 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2는 일반적인 비휘발성 메모리 셀 어레이를 나타낸 회로도이다.
도 2에 도시한 바와 같이 각 셀의 콘트롤 게이트를 연결하는 워드라인(11)은 일방향으로 복수개 형성하고, 상기 워드 라인(10)과 수직한 방향으로 각 셀의 드레인 라인을 연결하는 메탈 비트 라인(9)이 복수개 형성되며, 상기 두 개의 워드 라인(10)에 워드 라인(10)과 동일한 방향으로 각 셀의 소오스 라인을 연결하는 하나의 공통 소오스 라인(11)이 복수개 형성된다. 이때, 상기 비트 라인(9)은 셀 두 개당 하나의 메탈 콘택(Metal Contact : 8)이 형성된다.
여기서, 상기 비트 라인(9)은 셀 두 개당 하나의 메탈 콘택(8)이 형성되므로 메탈 콘택(8)을 고려한 메모리 셀의 유효 셀 사이즈(Effective cell size)는 메탈 콘택(8)의 두께(Pitch)에 의해 커지는 문제가 있다.
따라서 이와 같은 문제를 해결하기 위해 메탈 콘택이 필요없는 비휘발성 메모리 소자가 개발되었다. 종래의 메탈 콘택이 필요 없는 비휘발성 메모리 소자는 비트 라인을 별도록 금속라인으로 형성하지 않고 소오스/드레인 불순물 영역을 비트 라인으로 이용한 구조이다.
도 3a 내지 도 3d는 종래의 셀프-얼라인 트랜치를 갖는 반도체 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이 반도체 기판(31)에 제 1 절연막(32), 제 1 도전층(33) 그리고 제 2 절연막(34)을 차례로 형성한 후, 상기 제 2 절연막(34)상에 포토레지스트를 증착한다.
그리고 상기 포토레지스트에 노광 및 현상공정을 이용하여 포토레지스트 패턴(35)을 형성한다. 이때, 상기 제 1 절연막(32)은 터널링 절연막이며 산화막을 사용하고, 상기 제 1 도전층(33)은 불순물이 함유된 실리콘이다. 상기 제 2 절연막(34)은 질화막을 사용한다.
이어, 도 3b에 도시한 바와 같이 상기 포토레지스트 패턴(35)을 마스크로 하여 상기 제 1, 제 2 절연막(32)(34) 그리고 제 1 도전층(33) 및 반도체 기판(31)을 소정깊이로 소정부분 식각 제거하여 셀프-얼라인 트랜치(self aligned shallow trench isolation : SASTI)(36)를 형성한다. 그리고 상기 트랜치(36)에 산화공정(oxidation)을 이용하여 제 3 절연막 측벽(37)을 형성한다. 이때, 상기 제 3 절연막 측벽(37)은 식각 손실(etch damage) 감소 및 정션 누설전류(junctionleakage)를 감소시키기 위해 형성된다.
여기서, 상기 제 3 절연막 측벽(37) 형성시 상기 제 1 도전층(33) 측벽에 성막되는 산화막의 두께가 기판(31)에 성막되는 산화막의 두께보다 커지는 인핸스먼트(enhancement) 현상이 발생한다. 따라서, 상기 제 1 도전층(33)의 최종파일은 제 1 도전층(33) 측벽이 네가티브 경사(negative slope)를 갖는다.
한편, 상기 제 1 절연막(32)에 버즈-빅 현상이 발생한다.
이어서, 도 3c에 도시한 바와 같이 상기 트랜치(36)를 포함한 전면에 CVD(Chemical Vapor Deposition : 화학기상증착법) 공정을 이용하여 제 4 절연막(38)을 증착한 후, CMP(Chemical Mechanical Polishing : 화학 기계적 경연 연마) 공정을 이용하여 상기 트랜치(36)내에만 남도록 제 4 절연막(38)을 형성하고 상기 제 2 절연막(34)을 제거한다.
이어, 도 3d에 도시한 바와 같이 CVD 공정을 이용하여 상기 제 4 절연막(38)을 포함한 전면에 제 2 도전층(39)을 형성하고, 건식식각 공정을 이용하여 선택적으로 식각 제거하여 제 1, 제 2 도전층(33)(39)으로 구성된 플로팅 게이트 전극(41)을 형성한다. 이때, 상기 제 2 도전층(39)은 불순물이 함유된 실리콘이다.
여기서, 상기 플로팅 게이트 전극(41) 형성시 건식식각 공정의 이방성 식각 특성에 의해 제 1, 제 2 도전층(33)(39)으로 구성된 플로팅 게이트 전극(41)이 점선으로 표시한 부분(40)과 같이 잔존한다.
따라서, 점선으로 도시한 부분(40)과 같이 플로팅 게이트 전극(41)이 잔존하는 경우 플로팅 게이트(41)간의 숏트 현상이 발생하여 디바이스의 전기적 현상이실패한다.
이어서, 도면에는 도시하지 않았지만 상기 플로팅 게이트(41)상에 유전체막을 증착하고, 상기 유전체막상에 제 3 도전층을 증착하여 선택적으로 패터닝하여 콘트롤 게이트 형성한다.
그러나 상기와 같은 종래의 셀프-얼라인 트랜치를 갖는 반도체 메모리 소자의 제조방법에 있어서는 트랜치에 산화공정을 이용하여 식각 손실 및 정션 누설을 감소시키기 위한 절연막 측벽 형성시 인핸스먼트 현상이 발생하여 네가티브 경사를 갖는 도전층이 형성된다.
따라서, 플래쉬 메모리 소자의 플로팅 게이트 형성시 건식식각 공정을 통한 이방성 식각시 플로팅 게이트가 잔존하여 플로팅 게이트간의 숏트 현상이 발생한다. 상기 숏트 현상으로 인해 디바이스의 전기적 손실이 발생하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 불순물 침적 농도에 따라 플로팅 게이트 전극르 형성하여 플로팅 게이트 전극 잔존에 의한 숏트 현상을 방지하는데 적당한 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a는 일반적인 비휘발성 메모리 셀의 회로도
도 1b는 일반적인 단순 적층형 비휘발 메모리 셀의 구조 단면도
도 2는 일반적인 비휘발성 메모리 셀 어레이를 나타낸 회로도
도 3a 내지 도 3d는 종래의 반도체 메모리 소자의 제조방법을 나타낸 공정 단면도
도 4a 내지 도 4d는 본 발명의 반도체 메모리 소자의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
141 : 반도체 기판 142 : 제 1 절연막
143 : 제 1 도전층 144 : 제 2 절연막
145 : 포토레지스트 패턴 146 : 트랜치
147 : 제 3 절연막 148 : 제 4 절연막
149 : 제 2 도전층 150 : 플로팅 게이트
이와 같은 목적을 달성하기 위한 본 발명의 불순물 농도 프로파일 제어를 이용한 반도체 메모리 소자의 제조방법은 반도체 기판에 제 1 절연막을 형성하고, 상기 제 1 절연막상에 침적과정에서 농도 구배를 갖는 제 1 도전층을 형성한 후, 상기 제 1 도전층상에 제 2 절연막을 형성하는 단계와, 상기 제 1, 제 2 절연막과 제 1 도전층을 선택적으로 식각 제거하여 상기 기판 소정영역에 트랜치를 형성하는 단계와, 상기 트랜치내에 절연막 측벽을 형성한 후, 상기 트랜치에 제 3 절연막을 형성하는 단계와, 상기 제 2 절연막을 제거한 후, 상기 제 3 절연막에 걸치도록 상기 제 1 도전층상에 제 2 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이 특징의 바람직한 실시예에 있어서, 상기 침적과정에서 농도 구배를 갖는 제 1 도전층 형성시 초기에는 농도가 높고, 점차적으로 감소하는 박막 침적방법을 포함하여 이루어짐을 특징으로 한다.
그리고 이 특징의 바람직한 실시예에 있어서, 상기 제 1 도전층의 농도 프로파일은 2개 이상의 스텝으로 이루어진 계단식 농도 구배를 갖는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 불순물 농도 침적에 따른 반도체 메모리 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 4a 내지 도 4d는 본 발명의 불순물 농도 침적에 따른 반도체 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 4a에 도시한 바와 같이 반도체 기판(141)에 제 1 절연막(142), 제 1 도전층(143) 그리고 제 2 절연막(144)을 차례로 형성한 후, 상기 제 2절연막(144)상에 포토레지스트를 증착하고, 노광 및 현상공정을 이용하여 포토레지스트 패턴(145)을 형성한다.
이때, 상기 제 1 절연막(142)은 터널링 절연막이고 산화막을 사용하며, 상기 제 2 절연막(144)은 질화막이다. 그리고 상기 제 1 도전층(143)은 불순물이 함유된 실리콘이다.
여기서, 상기 제 1 도전층(143) 형성시 불순물의 프로파일을 균일하게 침적하지 않고 도 5에 도시한 바와 같이 침적초기에는 도핑 레벨을 높게 유지(a)하고 침적이 진행되는 동안 도핑 레벨을 감소(b)시켜 제 1 도전층(143)내에 도핑 농도 구배(句配)를 준다. 이때, 상기 제 1 도전층(143) 농도 프로파일의 스텝이 2 이상의 계단식 농도 구배를 갖도록 한다.
이어, 도 4b에 도시한 바와 같이 상기 포토레지스트 패턴(145)을 마스크로 하여 상기 제 1, 제 2 절연막(142)(144)과 제 1 도전층(143) 및 반도체 기판(141)의 소정부분을 소정깊이로 식각 제거하여 셀프-얼라인 트랜치(SASTI)(146)를 형성한다. 이때, 식각 공정시 건식식각 공정을 이용하여 상기 트랜치(146)를 형성한다.
그리고 상기 트랜치(146)에 산화공정을 이용하여 상기 트랜치(146)내에 제 3 절연막(147)을 성장시킨다. 이때, 상기 제 3 절연막(147)은 식각 손실 및 정션 누설전류를 감소시키기 위해 성장시킨다.
여기서, 도핑 레벨이 하부로 갈수록 높은 제 1 도전층(143) 측벽에 성장되는 제 3 절연막(147)은 상기 제 1 도전층(143)의 하부 측면에 인핸즈먼트 현상이 발생한다.
따라서, 상기 제 1 도전층(143)의 최종파일은 제 1 도전층 측면이 포지티브 경사(positive slope)를 갖는다.
이어서, 도 4c에 도시한 바와 같이 상기 트랜치(146)를 포함한 전면에 CVD 공정을 이용하여 제 4 절연막(148)을 증착하고, CMP 공정을 이용하여 상기 트랜치(148)에만 남도록 제 4 절연막(148)을 형성한 후, 상기 제 2 절연막(144)을 제거한다.
이어, 도 4d에 도시한 바와 같이 상기 제 4 절연막(148)을 포함한 전면에 CVD 공정을 이용하여 제 2 도전층(149)을 증착하고, 건식식각 공정을 이용하여 선택적으로 패터닝하여 플로팅 게이트(150)를 형성한다.
이어서, 도면에는 도시하지 않았지만 상기 플로팅 게이트(150)상에 유전체막을 형성하고, 상기 유전체막상에 제 3 도전층의 콘트롤 게이트를 형성하여 플래쉬 메모리 소자를 완성한다.
이상에서 설명한 바와 같이 본 발명의 불순물 농도 프로파일을 이용한 반도체 메모리 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
불순물이 함유된 실리콘 형성시 불순물 도핑 레벨을 점차 감소시켜 농도 구배를 주므로 산화공정시 발생되는 인핸즈먼트 현상에 의해 실리콘의 최종파일이 포지티브 경사를 갖게된다.
따라서, 플로팅 게이트 형성에 있어서, 건식식각 공정을 통한 이방성 식각시잔존하는 플로팅 게이트가 발생하지 않아 플로팅 게이트간에 숏트로 인한 전기적 손실 현상이 발생하지 않는다.
Claims (3)
- 반도체 기판에 제 1 절연막을 형성하고, 상기 제 1 절연막상에 침적과정에서 농도 구배를 갖는 제 1 도전층을 형성한 후, 상기 제 1 도전층상에 제 2 절연막을 형성하는 단계와;상기 제 1, 제 2 절연막과 제 1 도전층 및 기판을 선택적으로 식각 제거하여 상기 기판 소정영역에 트랜치를 형성하는 단계와;상기 트랜치내에 절연막 측벽을 형성한 후, 상기 트랜치에 제 3 절연막을 형성하는 단계와;상기 제 2 절연막을 제거한 후, 상기 제 3 절연막에 걸치도록 상기 제 1 도전층상에 제 2 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 불순물 농도 프로파일 제어를 이용한 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 농도 구배를 갖는 제 1 도전층 형성시 초기에는 농도가 높고, 점차적으로 감소하는 박막 침적방법을 포함하여 이루어짐을 특징으로 하는 불순물 농도 프로파일 제어를 이용한 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 도전층의 농도 프로파일은 2개 이상의 스텝으로 이루어진 계단식 농도 구배를 갖는 것을 특징으로 하는 불순물 농도 프로파일 제어를 이용한 반도체 메모리 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010018788A KR20020078429A (ko) | 2001-04-09 | 2001-04-09 | 불순물 농도 침적에 따른 반도체 메모리 소자의 제조방법 |
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| KR1020010018788A KR20020078429A (ko) | 2001-04-09 | 2001-04-09 | 불순물 농도 침적에 따른 반도체 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020078429A true KR20020078429A (ko) | 2002-10-18 |
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|---|---|---|---|
| KR1020010018788A KR20020078429A (ko) | 2001-04-09 | 2001-04-09 | 불순물 농도 침적에 따른 반도체 메모리 소자의 제조방법 |
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|---|---|
| KR (1) | KR20020078429A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454136B1 (ko) * | 2002-10-23 | 2004-10-26 | 삼성전자주식회사 | 플로팅 게이트의 전하 손실을 막을 수 있는 비휘발성메모리 장치 및 그 제조방법 |
-
2001
- 2001-04-09 KR KR1020010018788A patent/KR20020078429A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454136B1 (ko) * | 2002-10-23 | 2004-10-26 | 삼성전자주식회사 | 플로팅 게이트의 전하 손실을 막을 수 있는 비휘발성메모리 장치 및 그 제조방법 |
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