JP2001267514A - トランジスタ型強誘電体不揮発性記憶素子 - Google Patents
トランジスタ型強誘電体不揮発性記憶素子Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Abstract
(57)【要約】
【課題】 高密度に集積できるＭＦＭＩＳ（金属−強誘
電体−金属−絶縁体−半導体）構造を有するトランジス
タ型強誘電体不揮発性記憶素子を提供すること。 【解決手段】 本発明のＭＦＭＩＳトランジスタの構成
によれば、ＭＦＭ（金属−強誘電体−金属）構造とＭＩ
Ｓ（金属−絶縁体−半導体）構造とをほぼ同一面積内で
上下に積み重ねる構造を有し、かつ、下のＭＩＳ構造に
はＭＩＳキャパシタンスの実効面積を増大する手段を有
している。このキャパシタンスの実効面積を増大する手
段は、半導体基板内のトレンチ、ＭＩＳ構造内の凹凸、
ＭＩＭ（金属−絶縁体−金属）構造などである。
電体−金属−絶縁体−半導体）構造を有するトランジス
タ型強誘電体不揮発性記憶素子を提供すること。 【解決手段】 本発明のＭＦＭＩＳトランジスタの構成
によれば、ＭＦＭ（金属−強誘電体−金属）構造とＭＩ
Ｓ（金属−絶縁体−半導体）構造とをほぼ同一面積内で
上下に積み重ねる構造を有し、かつ、下のＭＩＳ構造に
はＭＩＳキャパシタンスの実効面積を増大する手段を有
している。このキャパシタンスの実効面積を増大する手
段は、半導体基板内のトレンチ、ＭＩＳ構造内の凹凸、
ＭＩＭ（金属−絶縁体−金属）構造などである。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に不揮発性記
憶素子に関し、より詳細には強誘電体を制御ゲートに用
いたトランジスタ型強誘電体不揮発性記憶素子に関する
ものである。
憶素子に関し、より詳細には強誘電体を制御ゲートに用
いたトランジスタ型強誘電体不揮発性記憶素子に関する
ものである。
【０００２】
【従来の技術】現在、実用化されている強誘電体メモリ
は、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き
換えた構成を有している（例えば、特開平２−１１３４
９６号公報を参照）。その動作は、強誘電体のキャパシ
タンスの分極が反転する時と、反転しない時の電荷量の
差を検知することによって、記憶した情報が［１］であ
ったか［０］であったかを判断している。このため、情
報を読み出す際に保持していた情報が破壊される。いわ
ゆる破壊読み出しとなる。
は、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き
換えた構成を有している（例えば、特開平２−１１３４
９６号公報を参照）。その動作は、強誘電体のキャパシ
タンスの分極が反転する時と、反転しない時の電荷量の
差を検知することによって、記憶した情報が［１］であ
ったか［０］であったかを判断している。このため、情
報を読み出す際に保持していた情報が破壊される。いわ
ゆる破壊読み出しとなる。
【０００３】さらに、この方法においては、分極の反転
における電荷を直接電流として取り出して検知するため
に、キャパシタンスの面積が小さくなるとともに電流値
も小さくなり、検出が困難となる。このことはこの構造
のメモリがＤＲＡＭ同様にスケーリング側に従わないゆ
えに発生する基本的問題である。すなわち、このため使
用する面積、電流、電力を低減する際に限界が存在す
る。
における電荷を直接電流として取り出して検知するため
に、キャパシタンスの面積が小さくなるとともに電流値
も小さくなり、検出が困難となる。このことはこの構造
のメモリがＤＲＡＭ同様にスケーリング側に従わないゆ
えに発生する基本的問題である。すなわち、このため使
用する面積、電流、電力を低減する際に限界が存在す
る。
【０００４】一方、強誘電体を制御ゲートに配置する電
界効果型トランジスタ（ＦＥＴ；Field Effect Transis
tor）強誘電体メモリは、強誘電体の分極がトランジス
タのチャンネルの電荷を誘起することによって、ソー
ス、ドレイン間をオン、オフさせるもので、セル面積を
比例縮小させても、ドレイン電流の変化率は変わらな
い。これは、強誘電体トランジスタのメモリセルがスケ
ーリング則に従っている（電子情報通信学会誌７７−
９，ｐ９７６，１９９４）ことを意味し、微細化に際し
て原理的な限界は存在しない。
界効果型トランジスタ（ＦＥＴ；Field Effect Transis
tor）強誘電体メモリは、強誘電体の分極がトランジス
タのチャンネルの電荷を誘起することによって、ソー
ス、ドレイン間をオン、オフさせるもので、セル面積を
比例縮小させても、ドレイン電流の変化率は変わらな
い。これは、強誘電体トランジスタのメモリセルがスケ
ーリング則に従っている（電子情報通信学会誌７７−
９，ｐ９７６，１９９４）ことを意味し、微細化に際し
て原理的な限界は存在しない。
【０００５】さらにトランジスタ型強誘電体メモリは強
誘電体の分極により、ＦＥＴのオン、オフを維持するた
め、低電圧による読み出し動作により情報が破壊されな
い。いわゆる非破壊読み出しすることも可能である。
誘電体の分極により、ＦＥＴのオン、オフを維持するた
め、低電圧による読み出し動作により情報が破壊されな
い。いわゆる非破壊読み出しすることも可能である。
【０００６】強誘電体を制御ゲートに配置する電界効果
型強誘電体メモリトランジスタは２つの種類に大別され
る。その一つは、ＭＦＩＳ（Metal-Ferroelectric-Insu
lator-Semiconductor）（金属−強誘電体−絶縁体−半
導体）構造を持つ強誘電体トランジスタで、強誘電体が
その分極によりゲート絶縁膜を介して、半導体基板表面
に電荷を誘起するものである。
型強誘電体メモリトランジスタは２つの種類に大別され
る。その一つは、ＭＦＩＳ（Metal-Ferroelectric-Insu
lator-Semiconductor）（金属−強誘電体−絶縁体−半
導体）構造を持つ強誘電体トランジスタで、強誘電体が
その分極によりゲート絶縁膜を介して、半導体基板表面
に電荷を誘起するものである。
【０００７】もう一つは、ＭＦＭＩＳ（Metal-Ferroele
ctric-Metal-Insulator-Semiconductor）（金属−強誘
電体−金属−絶縁体−半導体）構造をゲート構造に持つ
強誘電体トランジスタで、ＭＦＩＳ構造の強誘電体層と
絶縁膜層の間に金属（Ｍ）層を挟み込んだものである。
本発明は、後者のＭＦＭＩＳに関するものである。な
お、本明細書中で言う金属層またはＭ層とは、金属の
他、多結晶シリコンなどの導電体の層も含むものとす
る。
ctric-Metal-Insulator-Semiconductor）（金属−強誘
電体−金属−絶縁体−半導体）構造をゲート構造に持つ
強誘電体トランジスタで、ＭＦＩＳ構造の強誘電体層と
絶縁膜層の間に金属（Ｍ）層を挟み込んだものである。
本発明は、後者のＭＦＭＩＳに関するものである。な
お、本明細書中で言う金属層またはＭ層とは、金属の
他、多結晶シリコンなどの導電体の層も含むものとす
る。
【０００８】図１２は、従来例のＭＦＭＩＳ型強誘電体
メモリ（T.Nakamura et al. Dig. Tech. Pap. of 1995
IEEE Int. Solid State Circuits Conf. P.68(1995)）
の簡単化した原理図の断面を示す。図１２中、半導体基
板（Ｓ）８０の主面にソース領域８２とドレイン領域８
３とが形成されていて、その中間の半導体基板の主面に
ゲート絶縁層（Ｉ）８１が積層されている。ゲート絶縁
層８１上には、第１導電体膜（Ｍ）８４、強誘電体層
（Ｆ）８５、第２導電体膜（Ｍ）８６が積み重ねられて
いる。
メモリ（T.Nakamura et al. Dig. Tech. Pap. of 1995
IEEE Int. Solid State Circuits Conf. P.68(1995)）
の簡単化した原理図の断面を示す。図１２中、半導体基
板（Ｓ）８０の主面にソース領域８２とドレイン領域８
３とが形成されていて、その中間の半導体基板の主面に
ゲート絶縁層（Ｉ）８１が積層されている。ゲート絶縁
層８１上には、第１導電体膜（Ｍ）８４、強誘電体層
（Ｆ）８５、第２導電体膜（Ｍ）８６が積み重ねられて
いる。
【０００９】図１３は図１２のＭＦＭＩＳ構造の部分を
等価回路で表したものである。図１３において上部電極
Ａと半導体基板Ｂ間に電圧を印加して、強誘電体層Ｆを
分極させる時、強誘電体Ｆの分極が十分飽和するまで電
圧を印加することが、記憶保持特性の観点から必要であ
り、このためにはキャパシタンスＣF（強誘電体層の容
量）がキャパシタンスＣI（ゲート絶縁層の容量）に比
較して小さくなるように設計することが重要である。キ
ャパシタンスＣFおよびキャパシタンスＣIは、電圧が印
加されるゲート絶縁層Ｉまたは強誘電体層Ｆの実効表面
積に正比例し、その厚さに逆比例する関係を有する。
等価回路で表したものである。図１３において上部電極
Ａと半導体基板Ｂ間に電圧を印加して、強誘電体層Ｆを
分極させる時、強誘電体Ｆの分極が十分飽和するまで電
圧を印加することが、記憶保持特性の観点から必要であ
り、このためにはキャパシタンスＣF（強誘電体層の容
量）がキャパシタンスＣI（ゲート絶縁層の容量）に比
較して小さくなるように設計することが重要である。キ
ャパシタンスＣFおよびキャパシタンスＣIは、電圧が印
加されるゲート絶縁層Ｉまたは強誘電体層Ｆの実効表面
積に正比例し、その厚さに逆比例する関係を有する。
【００１０】そこでキャパシタンスＣF（強誘電体層の
容量）がキャパシタンスＣI（ゲート絶縁層の容量）に
比較して小さくなるように設計するために、ゲート絶縁
層Ｉを薄くすること、強誘電体層Ｆを厚くすることが考
えられるが、ゲート絶縁層Ｉを薄くすることは耐圧およ
びリーク電流の点から限界があり、強誘電体層Ｆを厚く
すると強誘電体の分極を飽和させるために、高い分極電
圧を必要とすることになる。
容量）がキャパシタンスＣI（ゲート絶縁層の容量）に
比較して小さくなるように設計するために、ゲート絶縁
層Ｉを薄くすること、強誘電体層Ｆを厚くすることが考
えられるが、ゲート絶縁層Ｉを薄くすることは耐圧およ
びリーク電流の点から限界があり、強誘電体層Ｆを厚く
すると強誘電体の分極を飽和させるために、高い分極電
圧を必要とすることになる。
【００１１】これらの問題を避けてキャパシタンスＣF
をキャパシタンスＣIに比較して小さくする従来方法
は、キャパシタンスＣFとキャパシタンスＣIの実効面積
を変える方法である。これを行った簡単な原理図を図１
４に示す。図１４は図１２の構造を上部より見た平面図
と考えることができる。ＣIを構成するＭＩＳ（金属−
絶縁体−半導体）部９１の面積の一部のみに強誘電体層
を有するＭＦＭＩＳ構造９２を有している。８０は半導
体基板、８２はソース領域、８３はドレイン領域を示
す。この従来方法によって、ＣFを必要に応じてＣIに比
較して小さく設計することができる。
をキャパシタンスＣIに比較して小さくする従来方法
は、キャパシタンスＣFとキャパシタンスＣIの実効面積
を変える方法である。これを行った簡単な原理図を図１
４に示す。図１４は図１２の構造を上部より見た平面図
と考えることができる。ＣIを構成するＭＩＳ（金属−
絶縁体−半導体）部９１の面積の一部のみに強誘電体層
を有するＭＦＭＩＳ構造９２を有している。８０は半導
体基板、８２はソース領域、８３はドレイン領域を示
す。この従来方法によって、ＣFを必要に応じてＣIに比
較して小さく設計することができる。
【００１２】
【発明が解決しようとする課題】しかし、この従来方法
の問題は、ＭＦＭＩＳ部９２を最小加工寸法で形成して
もＭＩＳ部９１はＭＦＭＩＳ部９２との面積比分だけ大
きくなり、結局大きい面積を専有することとなり、高い
集積度を得ることが出来ないことにある。さらに、図１
２に示す従来構造の今１つの問題点は、ソースおよびド
レインとゲートとの位置調整を保ちながら、ソース〜ド
レインのチャンネル長を再現性良く十分に短くできない
点にある。
の問題は、ＭＦＭＩＳ部９２を最小加工寸法で形成して
もＭＩＳ部９１はＭＦＭＩＳ部９２との面積比分だけ大
きくなり、結局大きい面積を専有することとなり、高い
集積度を得ることが出来ないことにある。さらに、図１
２に示す従来構造の今１つの問題点は、ソースおよびド
レインとゲートとの位置調整を保ちながら、ソース〜ド
レインのチャンネル長を再現性良く十分に短くできない
点にある。
【００１３】すなわち、図１２に示すように、ＭＦＭＩ
部構造を同一寸法に形成してからソース、ドレインの不
純物の導入活性化などの熱処理を行うと強誘電体に含ま
れる不純物が遊離してシリコンに拡散してデバイス特性
を劣化させる恐れがあり、さらに図１２のように端面を
一括して加工すると側壁におけるリーク電流が大きくな
る恐れもある。
部構造を同一寸法に形成してからソース、ドレインの不
純物の導入活性化などの熱処理を行うと強誘電体に含ま
れる不純物が遊離してシリコンに拡散してデバイス特性
を劣化させる恐れがあり、さらに図１２のように端面を
一括して加工すると側壁におけるリーク電流が大きくな
る恐れもある。
【００１４】一方、ＭＩＳ構造をシリコン酸化膜上の多
結晶シリコンによって、シリコンゲートによるセルフア
ライメント法を採用して形成し、シリコンゲート拡散後
に、ＭＦＭ（金属−強誘電体−金属）構造を構成する
と、ソース〜ドレイン間のチャンネル長は小さくするこ
とができる。しかし、この場合、このＭＩＳ構造の上部
にＭＦＭ構造を構成する場合の位置合わせ余裕が極めて
厳しくなる。
結晶シリコンによって、シリコンゲートによるセルフア
ライメント法を採用して形成し、シリコンゲート拡散後
に、ＭＦＭ（金属−強誘電体−金属）構造を構成する
と、ソース〜ドレイン間のチャンネル長は小さくするこ
とができる。しかし、この場合、このＭＩＳ構造の上部
にＭＦＭ構造を構成する場合の位置合わせ余裕が極めて
厳しくなる。
【００１５】すなわち、図１５のように、多結晶シリコ
ンゲート８７を持つシリコンゲートトランジスタの上部
の層間絶縁膜８８に開けたコンタクトホール８９を介し
て強誘電体（Ｆ）８５の導電体８４を接続すると、コン
タクトホール８９の位置合わせのずれによって図１６の
ように導電体８４がシリコン基板８０に接続してしまう
という不具合が発生することがあるので、シリコンゲー
ト８７のゲート幅はコンタクトホール８９の位置合わせ
精度を考慮するため、十分に小さくすることはできな
い。
ンゲート８７を持つシリコンゲートトランジスタの上部
の層間絶縁膜８８に開けたコンタクトホール８９を介し
て強誘電体（Ｆ）８５の導電体８４を接続すると、コン
タクトホール８９の位置合わせのずれによって図１６の
ように導電体８４がシリコン基板８０に接続してしまう
という不具合が発生することがあるので、シリコンゲー
ト８７のゲート幅はコンタクトホール８９の位置合わせ
精度を考慮するため、十分に小さくすることはできな
い。
【００１６】そこで本発明は、このような従来の技術が
有する未解決な課題を解決したものである。メモリセル
面積を縮小して高密度に集積化を可能にし、同時にチャ
ンネル長を再現性良く短く加工でき、ＬＳＩ製造プロセ
スの最小加工寸法まで縮めることを可能にした、トラン
ジスタ型強誘電体不揮発性記憶素子を提供することを目
的とするものである。
有する未解決な課題を解決したものである。メモリセル
面積を縮小して高密度に集積化を可能にし、同時にチャ
ンネル長を再現性良く短く加工でき、ＬＳＩ製造プロセ
スの最小加工寸法まで縮めることを可能にした、トラン
ジスタ型強誘電体不揮発性記憶素子を提供することを目
的とするものである。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、ＭＦＭＩＳ（金属−強誘電体−金属
−絶縁体−半導体）構造を有するトランジスタ型強誘電
体不揮発性記憶素子において、上下に積み重ねられたＭ
ＦＭ（金属−強誘電体−金属）構造とＭＩＳ（金属−絶
縁体−半導体）構造と、下のＭＩＳ構造のキャパシタン
スの実効面積を上のＭＦＭ構造のキャパシタンスの実効
面積に比較して増大させる手段と、を具備することを特
徴とするトランジスタ型強誘電体不揮発性記憶素子を提
供する。実効面積を増大させる手段は、半導体基板に作
られたトレンチ（溝）または凹凸部であり、これらトレ
ンチまたは凹凸部によりＭＩＳ構造のキャパシタンスの
実効面積を増大させる。また、実効面積を増大させる手
段は、ＭＦＭ構造とＭＩＳ構造の中間に介在するＭＩＭ
（金属−絶縁体−金属）構造であっても良い。
めに、本発明では、ＭＦＭＩＳ（金属−強誘電体−金属
−絶縁体−半導体）構造を有するトランジスタ型強誘電
体不揮発性記憶素子において、上下に積み重ねられたＭ
ＦＭ（金属−強誘電体−金属）構造とＭＩＳ（金属−絶
縁体−半導体）構造と、下のＭＩＳ構造のキャパシタン
スの実効面積を上のＭＦＭ構造のキャパシタンスの実効
面積に比較して増大させる手段と、を具備することを特
徴とするトランジスタ型強誘電体不揮発性記憶素子を提
供する。実効面積を増大させる手段は、半導体基板に作
られたトレンチ（溝）または凹凸部であり、これらトレ
ンチまたは凹凸部によりＭＩＳ構造のキャパシタンスの
実効面積を増大させる。また、実効面積を増大させる手
段は、ＭＦＭ構造とＭＩＳ構造の中間に介在するＭＩＭ
（金属−絶縁体−金属）構造であっても良い。
【００１８】すなわち、本発明では、半導体基板と、こ
の半導体基板内に設けられたトレンチとを有し、ＭＩＳ
構造がトレンチ内に形成され、ＭＦＭ構造がトレンチ上
に半導体基板の主面と平行に積層されていて、実効面積
を増大させる手段がこのトレンチにより構成されてい
る。
の半導体基板内に設けられたトレンチとを有し、ＭＩＳ
構造がトレンチ内に形成され、ＭＦＭ構造がトレンチ上
に半導体基板の主面と平行に積層されていて、実効面積
を増大させる手段がこのトレンチにより構成されてい
る。
【００１９】また、本発明では、ＭＩＳ構造が不揮発性
記憶素子の検出用ＭＩＳトランジスタであり、このＭＩ
Ｓトランジスタのソース、ベース、ドレインの各領域
が、半導体基板内に、下からソース、ベース、ドレイン
の順に形成されていて、実効面積を増大させる手段がト
レンチの内面に設けられているＭＩＳトランジスタのゲ
ート構造により構成されている。
記憶素子の検出用ＭＩＳトランジスタであり、このＭＩ
Ｓトランジスタのソース、ベース、ドレインの各領域
が、半導体基板内に、下からソース、ベース、ドレイン
の順に形成されていて、実効面積を増大させる手段がト
レンチの内面に設けられているＭＩＳトランジスタのゲ
ート構造により構成されている。
【００２０】さらに、本発明では、ＭＩＳ構造が不揮発
性記憶素子の検出用ＭＩＳトランジスタであり、このＭ
ＩＳトランジスタのソース、ベース、ドレインの各領域
が、半導体基板内に、下からドレイン、ベース、ソース
の順に形成されていて、実効面積を増大させる手段がト
レンチの内面に設けられているＭＩＳトランジスタのゲ
ート構造により構成されている。
性記憶素子の検出用ＭＩＳトランジスタであり、このＭ
ＩＳトランジスタのソース、ベース、ドレインの各領域
が、半導体基板内に、下からドレイン、ベース、ソース
の順に形成されていて、実効面積を増大させる手段がト
レンチの内面に設けられているＭＩＳトランジスタのゲ
ート構造により構成されている。
【００２１】さらに、本発明では、ＭＩＳ構造が不揮発
性記憶素子のＭＩＳトランジスタであり、このＭＩＳト
ランジスタのソースとドレインの各領域が、トレンチに
より分離されていて、実効面積を増大させる手段がトレ
ンチの内面に設けられているＭＩＳトランジスタのゲー
ト構造により構成される。
性記憶素子のＭＩＳトランジスタであり、このＭＩＳト
ランジスタのソースとドレインの各領域が、トレンチに
より分離されていて、実効面積を増大させる手段がトレ
ンチの内面に設けられているＭＩＳトランジスタのゲー
ト構造により構成される。
【００２２】さらに、本発明では、ＭＩＳ構造が内部に
凹凸部を含み、ＭＩＳ構造の実効面積を増大させる手段
がこの凹凸部から構成される。ＭＩＳ構造の上部は平坦
で、その上にMFM構造が積層される。
凹凸部を含み、ＭＩＳ構造の実効面積を増大させる手段
がこの凹凸部から構成される。ＭＩＳ構造の上部は平坦
で、その上にMFM構造が積層される。
【００２３】さらに、本発明では、実効面積を増大させ
る手段が、ＭＦＭ構造とＭＩＳ構造の中間に設けられた
ＭＩＭ（金属−絶縁体−金属）構造から構成される。
る手段が、ＭＦＭ構造とＭＩＳ構造の中間に設けられた
ＭＩＭ（金属−絶縁体−金属）構造から構成される。
【００２４】本発明の構成によれば、専有面積を増大さ
せることなく、ほぼ同一面積内に上下に積み重ねられて
いるＭＩＳのキャパシタンスの実効面積をＭＦＭ部キャ
パシタンスの実効面積に較べて増大することができる。
この結果、メモリセル面積を縮小して高密度に集積化を
可能にし、同時にチャンネル長を再現性良く短く加工で
き、ＬＳＩ製造プロセスの最小加工寸法まで縮めること
を可能にした、トランジスタ型強誘電体不揮発性記憶素
子を提供できる。
せることなく、ほぼ同一面積内に上下に積み重ねられて
いるＭＩＳのキャパシタンスの実効面積をＭＦＭ部キャ
パシタンスの実効面積に較べて増大することができる。
この結果、メモリセル面積を縮小して高密度に集積化を
可能にし、同時にチャンネル長を再現性良く短く加工で
き、ＬＳＩ製造プロセスの最小加工寸法まで縮めること
を可能にした、トランジスタ型強誘電体不揮発性記憶素
子を提供できる。
【００２５】
【実施例】図１を参照して、本発明の第１実施例を説明
する。この実施例では、ドレイン層となるＮ+シリコン
基板（Ｓ）１上に、Ｎ-層２がエピタキシャル成長され
て積層されている。このＮ-層２中にはＰ型の不純物と
Ｎ型の不純物が二重拡散されてベース層となるＰ層３と
ソース層となるＮ+層４が順次積層形成されている。Ｎ+
層４上には熱酸化による酸化シリコンの絶縁層５が積層
されている。基板１内には、絶縁層５、Ｎ+層４および
Ｐ層３を貫通して、Ｎ-層２に達するトレンチ（溝）６
が形成されている。トレンチ６は、開口部が底部より若
干大きくなるようにその側壁７が若干傾斜している。こ
のトレンチ６の内面、すなわち側壁および底部、はゲー
ト酸化層（Ｉ）８となる酸化シリコン膜により覆われて
いる。
する。この実施例では、ドレイン層となるＮ+シリコン
基板（Ｓ）１上に、Ｎ-層２がエピタキシャル成長され
て積層されている。このＮ-層２中にはＰ型の不純物と
Ｎ型の不純物が二重拡散されてベース層となるＰ層３と
ソース層となるＮ+層４が順次積層形成されている。Ｎ+
層４上には熱酸化による酸化シリコンの絶縁層５が積層
されている。基板１内には、絶縁層５、Ｎ+層４および
Ｐ層３を貫通して、Ｎ-層２に達するトレンチ（溝）６
が形成されている。トレンチ６は、開口部が底部より若
干大きくなるようにその側壁７が若干傾斜している。こ
のトレンチ６の内面、すなわち側壁および底部、はゲー
ト酸化層（Ｉ）８となる酸化シリコン膜により覆われて
いる。
【００２６】トレンチ６内は、例えば多結晶シリコンま
たは金属材料等の導電体（Ｍ）９が充填されている。こ
の結果、トレンチ６の側壁７上に、導電体（Ｍ）９とゲ
ート酸化層（Ｉ）８とＮ+基板（ドレイン）１、Ｎ-層
２、Ｐ層（ベース）３、Ｎ+層（ソース）４とからなる
半導体（Ｓ）のＭＩＳ構造１０が形成されている。トレ
ンチ６の内面を覆うゲート酸化層８は、ＭＩＳ構造のキ
ャパシタンスの実効面積を増大させている。そして、こ
の実効面積はトレンチ６の深さを制御して、その内面の
面積を変えることによって、変えることができる。導電
体９が充填されたトレンチ６上部は絶縁層５と同じ平
面、すなわち、半導体基板１の主面と平行になるように
平坦化されていて、順次、導電体（Ｍ）層１１、強誘電
体層（Ｆ）１２，導電体（Ｍ）層１３が積層されてい
る。この結果、トレンチ６上に、ＭＦＭ構造２０が形成
される。
たは金属材料等の導電体（Ｍ）９が充填されている。こ
の結果、トレンチ６の側壁７上に、導電体（Ｍ）９とゲ
ート酸化層（Ｉ）８とＮ+基板（ドレイン）１、Ｎ-層
２、Ｐ層（ベース）３、Ｎ+層（ソース）４とからなる
半導体（Ｓ）のＭＩＳ構造１０が形成されている。トレ
ンチ６の内面を覆うゲート酸化層８は、ＭＩＳ構造のキ
ャパシタンスの実効面積を増大させている。そして、こ
の実効面積はトレンチ６の深さを制御して、その内面の
面積を変えることによって、変えることができる。導電
体９が充填されたトレンチ６上部は絶縁層５と同じ平
面、すなわち、半導体基板１の主面と平行になるように
平坦化されていて、順次、導電体（Ｍ）層１１、強誘電
体層（Ｆ）１２，導電体（Ｍ）層１３が積層されてい
る。この結果、トレンチ６上に、ＭＦＭ構造２０が形成
される。
【００２７】トレンチ６上のＭＦＭ構造２０とそのトレ
ンチ６内のＭＩＳ構造１０は、シリコン基板１の主面平
面のほぼ同じ面積内を上下に占めている。しかし、ＭＩ
Ｓ構造１０のキャパシタンスの実効面積は上記の通りに
制御することができるので、ＭＦＭ構造２０のキャパシ
タンスの実効面積よりも十分に大きくすることが可能で
ある。なお、図１の実施例のＭＩＳ構造１０は、二重拡
散の差によって短いチャンネル長を作り得るトランジス
タとしての特徴を持っている（第１回固体素子コンファ
レンス ４−１、Supplement to the Journal of the J
apan Society of Applied Physics Vol.39, 1970, pp.1
05-110）。また、図１の実施例の構成においては、トレ
ンチ６を掘る前にシリコン表面を覆うシリコン酸化層５
を十分に厚くしておくことにより、図１の様にＭＦＭ構
造２０をトレンチ６上およびシリコン酸化層５上に設け
たとき、この厚い酸化層５上のＭＦＭ構造２０とシリコ
ン基板１とは浮遊容量少なく、良く分離されることにな
る。さらに、図１の実施例の構成においては、Ｎ-層２
の厚みと、トレンチ６の深さを制御することによって、
トレンチ６下部のＭＩＳ構造１０のシリコン基板１側の
Ｎ-部２が空乏層内に入るようにできるから、無用のゲ
ート〜ドレイン間容量の増加を防ぐことができ、極めて
高速な動作が可能となる。
ンチ６内のＭＩＳ構造１０は、シリコン基板１の主面平
面のほぼ同じ面積内を上下に占めている。しかし、ＭＩ
Ｓ構造１０のキャパシタンスの実効面積は上記の通りに
制御することができるので、ＭＦＭ構造２０のキャパシ
タンスの実効面積よりも十分に大きくすることが可能で
ある。なお、図１の実施例のＭＩＳ構造１０は、二重拡
散の差によって短いチャンネル長を作り得るトランジス
タとしての特徴を持っている（第１回固体素子コンファ
レンス ４−１、Supplement to the Journal of the J
apan Society of Applied Physics Vol.39, 1970, pp.1
05-110）。また、図１の実施例の構成においては、トレ
ンチ６を掘る前にシリコン表面を覆うシリコン酸化層５
を十分に厚くしておくことにより、図１の様にＭＦＭ構
造２０をトレンチ６上およびシリコン酸化層５上に設け
たとき、この厚い酸化層５上のＭＦＭ構造２０とシリコ
ン基板１とは浮遊容量少なく、良く分離されることにな
る。さらに、図１の実施例の構成においては、Ｎ-層２
の厚みと、トレンチ６の深さを制御することによって、
トレンチ６下部のＭＩＳ構造１０のシリコン基板１側の
Ｎ-部２が空乏層内に入るようにできるから、無用のゲ
ート〜ドレイン間容量の増加を防ぐことができ、極めて
高速な動作が可能となる。
【００２８】図２は、本発明の第２の実施例を示す。こ
の第２実施例では、ソースとなるＮ +シリコン基板２１
上にベースとなるＰ層２２がエピタキシャル成長で積層
されている。このＰ層２２内にＮ-層２４とＮ+層２５
が、二重拡散により形成されていてドレインとなってい
る。そして、Ｎ+層２５上に酸化シリコンの絶縁層２６
が積層されている。シリコン基板２１の主面側から、絶
縁層２６、Ｎ+層２５、Ｎ-層２４、Ｐ層２２とシリコン
基板２１の一部を取除いたトレンチ２７が形成されてい
る。トレンチ２７の側壁および底部の内面上には酸化膜
が形成され、ゲート酸化層２８を形成している。図１の
実施例と同じくトレンチ２７内には多結晶シリコン等の
導電体２９が充填されている。したがって、ＭＩＳ構造
１０が、導電体（Ｍ）２９、ゲート酸化層（Ｉ）２８、
およびＮ+層２５、Ｎ-層２４、Ｐ層２２、Ｎ+シリコン
基板２１からなる半導体（Ｓ）により形成されている。
平坦なトレンチ２７の上部には、図１と同じＭＦＭ構造
２０が積層されている。この図２に示す第２実施例の構
造においては、ドレイン部の電気的分離が容易で、シリ
コン表面から電極を取り出しやすい特徴を有している。
の第２実施例では、ソースとなるＮ +シリコン基板２１
上にベースとなるＰ層２２がエピタキシャル成長で積層
されている。このＰ層２２内にＮ-層２４とＮ+層２５
が、二重拡散により形成されていてドレインとなってい
る。そして、Ｎ+層２５上に酸化シリコンの絶縁層２６
が積層されている。シリコン基板２１の主面側から、絶
縁層２６、Ｎ+層２５、Ｎ-層２４、Ｐ層２２とシリコン
基板２１の一部を取除いたトレンチ２７が形成されてい
る。トレンチ２７の側壁および底部の内面上には酸化膜
が形成され、ゲート酸化層２８を形成している。図１の
実施例と同じくトレンチ２７内には多結晶シリコン等の
導電体２９が充填されている。したがって、ＭＩＳ構造
１０が、導電体（Ｍ）２９、ゲート酸化層（Ｉ）２８、
およびＮ+層２５、Ｎ-層２４、Ｐ層２２、Ｎ+シリコン
基板２１からなる半導体（Ｓ）により形成されている。
平坦なトレンチ２７の上部には、図１と同じＭＦＭ構造
２０が積層されている。この図２に示す第２実施例の構
造においては、ドレイン部の電気的分離が容易で、シリ
コン表面から電極を取り出しやすい特徴を有している。
【００２９】図３は、本発明の第３の実施例を示す。こ
の実施例はより簡単なＭＩＳトランジスタ構造３０を持
つ。Ｐ型シリコン基板３１上に、Ｎ+層３２が拡散によ
り形成されている。そして、Ｎ+層３２上には酸化シリ
コンからなる絶縁層３３が積層されている。この絶縁層
３３からＮ+層を貫通して、Ｐ型シリコン基板３１に達
するトレンチ３４が形成されている。このトレンチ３４
により、Ｎ+層３２がトレンチ３４の左右に分離され、
それぞれドレイン領域３５とソース領域３６を構成して
いる。そしてトレンチ３４の側壁および底面の内面には
ゲート酸化膜３７が形成されている。そして、トレンチ
３４内に多結晶シリコン等の導電体３８が充填されて、
ＭＩＳ構造３０が形成されている。平坦なトレンチ３４
の上部に図１と同様にＭＦＭ構造２０が形成されてい
る。
の実施例はより簡単なＭＩＳトランジスタ構造３０を持
つ。Ｐ型シリコン基板３１上に、Ｎ+層３２が拡散によ
り形成されている。そして、Ｎ+層３２上には酸化シリ
コンからなる絶縁層３３が積層されている。この絶縁層
３３からＮ+層を貫通して、Ｐ型シリコン基板３１に達
するトレンチ３４が形成されている。このトレンチ３４
により、Ｎ+層３２がトレンチ３４の左右に分離され、
それぞれドレイン領域３５とソース領域３６を構成して
いる。そしてトレンチ３４の側壁および底面の内面には
ゲート酸化膜３７が形成されている。そして、トレンチ
３４内に多結晶シリコン等の導電体３８が充填されて、
ＭＩＳ構造３０が形成されている。平坦なトレンチ３４
の上部に図１と同様にＭＦＭ構造２０が形成されてい
る。
【００３０】図３の第３実施例の構造でも、ＭＩＳ構造
３０のキャパシタンスの実効面積は、トレンチ３４内面
のゲート酸化膜３７であり、ＭＦＭ構造２０の実効面積
よりも大きく取られている点は前の実施例と同様であ
る。この実施例では、ドレイン領域がチャンネルが形成
される面より上にあるために、短チャンネル効果が少な
い特徴がある。
３０のキャパシタンスの実効面積は、トレンチ３４内面
のゲート酸化膜３７であり、ＭＦＭ構造２０の実効面積
よりも大きく取られている点は前の実施例と同様であ
る。この実施例では、ドレイン領域がチャンネルが形成
される面より上にあるために、短チャンネル効果が少な
い特徴がある。
【００３１】上述した各実施例においては、トレンチの
側壁が、シリコン基板の主面に対して直角ではなく、開
口部が低部より広くなるゆるい角度をなしている。この
トレンチの形成は、シリコン基板１の主面に平行なシリ
コン結晶面（１００）と、これに対して図１７に示すよ
うな角度をなすシリコン結晶面（１１１）とを利用し、
これら結晶面の選択エッチング（例えば水酸化カリウム
水溶液を用いて）によって行う。例えば、図１８（同図
は主面側斜め上方からみた模式図である。）に、異方性
エッチングを用いてシリコン基板にＶ溝のトレンチを作
製した例を示す。同図のようにシリコン結晶面（１０
０）とシリコン結晶面（１１１）とがなす角度は５４．
７度であり、従って（１／ｃｏｓ５４．７°）＝１．７
３であるから、トレンチの側壁の面積の主面に対する増
倍率を１．７３倍とすることができる。
側壁が、シリコン基板の主面に対して直角ではなく、開
口部が低部より広くなるゆるい角度をなしている。この
トレンチの形成は、シリコン基板１の主面に平行なシリ
コン結晶面（１００）と、これに対して図１７に示すよ
うな角度をなすシリコン結晶面（１１１）とを利用し、
これら結晶面の選択エッチング（例えば水酸化カリウム
水溶液を用いて）によって行う。例えば、図１８（同図
は主面側斜め上方からみた模式図である。）に、異方性
エッチングを用いてシリコン基板にＶ溝のトレンチを作
製した例を示す。同図のようにシリコン結晶面（１０
０）とシリコン結晶面（１１１）とがなす角度は５４．
７度であり、従って（１／ｃｏｓ５４．７°）＝１．７
３であるから、トレンチの側壁の面積の主面に対する増
倍率を１．７３倍とすることができる。
【００３２】また、以下に説明する図６に示される実施
例では、トレンチの側壁がシリコン基板の主面に対して
直角に形成されている。この場合、トレンチの幅をＷ、
長さをＬ、深さをＤとすると、トレンチの開口部の半導
体基板の主面の面積はＷＬとなる。トレンチ上のＭＦＭ
構造のキャパシタンスの実効面積はこのＷＬにほぼ等し
い。一方、トレンチの側壁と底部とからなる内面の面積
の合計は（２ＷＤ＋２ＬＤ＋ＷＬ）となる。したがっ
て、開口部の面積ＷＬに対する比は、（２Ｄ／Ｗ＋２Ｄ
／Ｌ＋１）となる。トレンチ内のＭＩＳ構造のキャパシ
タンスの実効面積は、トレンチの側壁と底面からなる内
面の面積にほぼ等しい。この結果、トレンチ内のＭＩＳ
構造のキャパシタンスの実効面積は、トレンチ上のＭＦ
Ｍ構造のキャパシタンスの実効面積よりも、ほぼ、（２
Ｄ／Ｗ＋２Ｄ／Ｌ＋１）倍だけ大きくすることが可能で
ある。
例では、トレンチの側壁がシリコン基板の主面に対して
直角に形成されている。この場合、トレンチの幅をＷ、
長さをＬ、深さをＤとすると、トレンチの開口部の半導
体基板の主面の面積はＷＬとなる。トレンチ上のＭＦＭ
構造のキャパシタンスの実効面積はこのＷＬにほぼ等し
い。一方、トレンチの側壁と底部とからなる内面の面積
の合計は（２ＷＤ＋２ＬＤ＋ＷＬ）となる。したがっ
て、開口部の面積ＷＬに対する比は、（２Ｄ／Ｗ＋２Ｄ
／Ｌ＋１）となる。トレンチ内のＭＩＳ構造のキャパシ
タンスの実効面積は、トレンチの側壁と底面からなる内
面の面積にほぼ等しい。この結果、トレンチ内のＭＩＳ
構造のキャパシタンスの実効面積は、トレンチ上のＭＦ
Ｍ構造のキャパシタンスの実効面積よりも、ほぼ、（２
Ｄ／Ｗ＋２Ｄ／Ｌ＋１）倍だけ大きくすることが可能で
ある。
【００３３】次に、図４に示す本発明の第４実施例を説
明する。この実施例では、ＳＯＩ（silicon on insulat
or）基板を用いている。薄いＳＯＩ層上に、ＭＩＳ構造
とMFM構造を積み重ねる構成にすると、上述の実施例の
様に深いシリコントレンチの形成は困難である。このた
め、ＭＩＳ構造とＭＦＭ構造の中間にＭＩＭ（金属−絶
縁体−金属）構造を設けて、ＭＩＳ構造のキャパシタン
スの実効面積を増大するようにしている。ＳＯＩ層４３
の真中にはチャンネルが形成される領域を構成しその上
にはゲート酸化膜（Ｉ）４４が積層される。すなわち、
半導体基板４１上に、絶縁膜４２が積層され、その上に
半導体層（Ｓ）４３が積層されている。半導体層４３の
両側はそれぞれソース領域４３ａおよびドレイン領域４
３ｂを形成している。半導体層４３の真中はチャンネル
が形成される領域を構成しその上にはゲート酸化膜
（Ｉ）４４が積層されている。ソース領域４３ａおよび
ドレイン領域４３ｂの上には、より厚い層間絶縁膜４５
が積層されている。ゲート酸化膜４４上には、第１導電
体（Ｍ）４６が貫入するトレンチ（溝）が層間絶縁膜４
５内に設けられている。第１導電体４６とゲート酸化膜
４４と半導体層４３により、ＭＩＳトランジスタ構造が
形成されている。平坦な層間絶縁膜４５上部と第１導電
体４６上部には、強誘電体層（Ｆ）４７が積層され、さ
らにその上には第２導電体層（Ｍ）４８が積層されて、
ＭＦＭ構造を形成している。この第２導電体層４８の面
積はその下の強誘電体層４７の面積よりも小さくなって
いる。これはＭＦＭ構造の実効面積を減少させて、相対
的に下部のＭＩＳ構造の実効面積を大きくする作用を有
する。
明する。この実施例では、ＳＯＩ（silicon on insulat
or）基板を用いている。薄いＳＯＩ層上に、ＭＩＳ構造
とMFM構造を積み重ねる構成にすると、上述の実施例の
様に深いシリコントレンチの形成は困難である。このた
め、ＭＩＳ構造とＭＦＭ構造の中間にＭＩＭ（金属−絶
縁体−金属）構造を設けて、ＭＩＳ構造のキャパシタン
スの実効面積を増大するようにしている。ＳＯＩ層４３
の真中にはチャンネルが形成される領域を構成しその上
にはゲート酸化膜（Ｉ）４４が積層される。すなわち、
半導体基板４１上に、絶縁膜４２が積層され、その上に
半導体層（Ｓ）４３が積層されている。半導体層４３の
両側はそれぞれソース領域４３ａおよびドレイン領域４
３ｂを形成している。半導体層４３の真中はチャンネル
が形成される領域を構成しその上にはゲート酸化膜
（Ｉ）４４が積層されている。ソース領域４３ａおよび
ドレイン領域４３ｂの上には、より厚い層間絶縁膜４５
が積層されている。ゲート酸化膜４４上には、第１導電
体（Ｍ）４６が貫入するトレンチ（溝）が層間絶縁膜４
５内に設けられている。第１導電体４６とゲート酸化膜
４４と半導体層４３により、ＭＩＳトランジスタ構造が
形成されている。平坦な層間絶縁膜４５上部と第１導電
体４６上部には、強誘電体層（Ｆ）４７が積層され、さ
らにその上には第２導電体層（Ｍ）４８が積層されて、
ＭＦＭ構造を形成している。この第２導電体層４８の面
積はその下の強誘電体層４７の面積よりも小さくなって
いる。これはＭＦＭ構造の実効面積を減少させて、相対
的に下部のＭＩＳ構造の実効面積を大きくする作用を有
する。
【００３４】第１導電体４６が貫入する層間絶縁膜４５
のトレンチ（溝）の側壁には、ＭＩＭ（金属−絶縁体−
金属）構造４０を形成するための導電体４９が、層間絶
縁膜４５を介して第１導電体４６と対向している。この
ＭＩＭ構造４０による実効面積は層間絶縁膜４５の高さ
を制御することによって変えることができる。このＭＩ
Ｍ構造４０により、ＭＩＳ構造の実効キャパシタンスを
増加させることができる。層間絶縁膜４５の上部は平坦
となっていて平坦なMFM構造を積層している。これによ
って、ＭＦＭ構造とＭＩＳ構造のキャパシタンス面積
は、シリコン主面上の専有面積が同じであっても、ＭＩ
Ｓ構造の実効面積をＭＦＭ構造の実効面積よりも十分に
大きく取ることが可能である。
のトレンチ（溝）の側壁には、ＭＩＭ（金属−絶縁体−
金属）構造４０を形成するための導電体４９が、層間絶
縁膜４５を介して第１導電体４６と対向している。この
ＭＩＭ構造４０による実効面積は層間絶縁膜４５の高さ
を制御することによって変えることができる。このＭＩ
Ｍ構造４０により、ＭＩＳ構造の実効キャパシタンスを
増加させることができる。層間絶縁膜４５の上部は平坦
となっていて平坦なMFM構造を積層している。これによ
って、ＭＦＭ構造とＭＩＳ構造のキャパシタンス面積
は、シリコン主面上の専有面積が同じであっても、ＭＩ
Ｓ構造の実効面積をＭＦＭ構造の実効面積よりも十分に
大きく取ることが可能である。
【００３５】図５ａおよび図５ｂは、本発明の第５実施
例を示す図である。この実施例においては、上述の実施
例とは異なり、シリコン表面に化学処理などによって得
られるミクロン単位の微少な凹凸を設けて、ＭＩＳ構造
のキャパシタンスの実効面積を増加するようにしてい
る。図５ｂに示す領域５０は、あらかじめトランジスタ
部と凹凸部とを絶縁膜で素子分離Ｘされたシリコン基板
６０の表面にミクロン単位の微少な大きさの凹凸が設け
られて、その上に絶縁膜５５を形成し、その表面積を増
加させている。この凹凸が設けられた領域５０にはゲー
ト絶縁膜Ｙ上のシリコンゲートと連結する第１導電体層
５６が積層される。次に、レジストを塗布した上でフォ
トリソグラフィー、ドライエッチングにより、ゲート積
層構造部分を一括して加工する。さらに、ソース、ドレ
イン領域以外にソース、ドレイン不純物が入らないよう
に保護膜をつけた状態でソース、ドレイン用不純物を注
入して、ソース領域５１およびドレイン領域５２を形成
し、トランジスタ部５９を形成する。そして、ミクロン
単位の微少な凹凸が設けられた上部の第１導電体層５６
の上面に強誘電体層５７が積層され、さらにその上には
第２導電体層５８が積層される。凹凸が設けられたＭＩ
Ｓ構造は、絶縁膜５５が第１導電体層５６と接する面に
形成された凹凸面５０により実効面積が増加されてい
る。このため、有効面積の増加分だけ、ウェハー上の面
積を節約することができる。５３および５４はソース領
域５１およびドレイン領域５２へのコンタクトである。
例を示す図である。この実施例においては、上述の実施
例とは異なり、シリコン表面に化学処理などによって得
られるミクロン単位の微少な凹凸を設けて、ＭＩＳ構造
のキャパシタンスの実効面積を増加するようにしてい
る。図５ｂに示す領域５０は、あらかじめトランジスタ
部と凹凸部とを絶縁膜で素子分離Ｘされたシリコン基板
６０の表面にミクロン単位の微少な大きさの凹凸が設け
られて、その上に絶縁膜５５を形成し、その表面積を増
加させている。この凹凸が設けられた領域５０にはゲー
ト絶縁膜Ｙ上のシリコンゲートと連結する第１導電体層
５６が積層される。次に、レジストを塗布した上でフォ
トリソグラフィー、ドライエッチングにより、ゲート積
層構造部分を一括して加工する。さらに、ソース、ドレ
イン領域以外にソース、ドレイン不純物が入らないよう
に保護膜をつけた状態でソース、ドレイン用不純物を注
入して、ソース領域５１およびドレイン領域５２を形成
し、トランジスタ部５９を形成する。そして、ミクロン
単位の微少な凹凸が設けられた上部の第１導電体層５６
の上面に強誘電体層５７が積層され、さらにその上には
第２導電体層５８が積層される。凹凸が設けられたＭＩ
Ｓ構造は、絶縁膜５５が第１導電体層５６と接する面に
形成された凹凸面５０により実効面積が増加されてい
る。このため、有効面積の増加分だけ、ウェハー上の面
積を節約することができる。５３および５４はソース領
域５１およびドレイン領域５２へのコンタクトである。
【００３６】なお、一般的に、強誘電体の材料のなかに
は半導体中に拡散して入ると、半導体の動作を阻害する
ものがある。このため、強誘電体に接する金属（Ｍ）部
あるいは別途強誘電体と半導体の間には、強誘電体材料
の拡散を防止するバリア層を挿入する必要がある場合が
ある。
は半導体中に拡散して入ると、半導体の動作を阻害する
ものがある。このため、強誘電体に接する金属（Ｍ）部
あるいは別途強誘電体と半導体の間には、強誘電体材料
の拡散を防止するバリア層を挿入する必要がある場合が
ある。
【００３７】図６は、本発明の第６実施例を示す。この
第６実施例においては、Ｎ+シリコン半導体基板６１の
主面上に、３Ｘ１０17ｃｍ-3のｎ型不純物を含み、厚み
４．５μｍのＮ-型エピタキシャル層６２が形成され
る。Ｎ-層６２の表面より、ボロンとリンの二重拡散を
用いて、０．６μｍの厚みのＮ+ソース層６４と、０．
４μｍの厚みのＰベース層６３が形成される。この二重
拡散中にも形成される酸化膜に、さらに熱酸化処理を加
えて厚み０．５μｍの酸化膜６５を形成した。
第６実施例においては、Ｎ+シリコン半導体基板６１の
主面上に、３Ｘ１０17ｃｍ-3のｎ型不純物を含み、厚み
４．５μｍのＮ-型エピタキシャル層６２が形成され
る。Ｎ-層６２の表面より、ボロンとリンの二重拡散を
用いて、０．６μｍの厚みのＮ+ソース層６４と、０．
４μｍの厚みのＰベース層６３が形成される。この二重
拡散中にも形成される酸化膜に、さらに熱酸化処理を加
えて厚み０．５μｍの酸化膜６５を形成した。
【００３８】続いて、表面の酸化膜６５の内、トレンチ
（溝）６６を形成する部分（幅Ｗと長さＬがそれぞれ
１．０μｍの領域）の酸化膜６５を除去する。次に、残
部の酸化膜６５をマスクとしてリアクティデイオンエッ
チングにより、深さＤが４μｍを持ち、Ｎ-層に達する
トレンチ６６をシリコン半導体基板中に形成した。掘ら
れて露呈したトレンチ６６の側壁および底部を化学的に
クリーニングしてダメージ層を取除いた後、熱酸化によ
り１０ｎｍの厚みのゲート酸化膜６７を形成した。
（溝）６６を形成する部分（幅Ｗと長さＬがそれぞれ
１．０μｍの領域）の酸化膜６５を除去する。次に、残
部の酸化膜６５をマスクとしてリアクティデイオンエッ
チングにより、深さＤが４μｍを持ち、Ｎ-層に達する
トレンチ６６をシリコン半導体基板中に形成した。掘ら
れて露呈したトレンチ６６の側壁および底部を化学的に
クリーニングしてダメージ層を取除いた後、熱酸化によ
り１０ｎｍの厚みのゲート酸化膜６７を形成した。
【００３９】続いて、ＣＶＤにより多結晶シリコン６８
を析出して、シリコン基板６１の主面上に作られた酸化
シリコンの絶縁膜６５の表面まで、トレンチ６６内に充
填して平坦化した。次に、このトレンチ６６内に充填さ
れ平坦化された多結晶シリコン６８の上に、第１導電体
膜として、二酸化イリジウムと白金の積層膜６９をスパ
ッタリング法にて形成した。この形成された積層膜６９
の厚みは、合計で約２００ｎｍである。続いて、強誘電
体膜７１として、ＳｒＢｉ2Ｔａ2Ｏ9膜を、金属有機物
を塗布焼成する方法によって形成した。この膜厚は、約
２００ｎｍである。次に、第２導電体膜７２として、白
金をスパッタリング法にて形成した。膜厚は約１５０ｎ
ｍである。これら第２導電体膜７２、強誘電体膜７１、
第１導電体膜６９の順に、順次、フォトリソグラフィ、
ドライエッチングにより加工した。
を析出して、シリコン基板６１の主面上に作られた酸化
シリコンの絶縁膜６５の表面まで、トレンチ６６内に充
填して平坦化した。次に、このトレンチ６６内に充填さ
れ平坦化された多結晶シリコン６８の上に、第１導電体
膜として、二酸化イリジウムと白金の積層膜６９をスパ
ッタリング法にて形成した。この形成された積層膜６９
の厚みは、合計で約２００ｎｍである。続いて、強誘電
体膜７１として、ＳｒＢｉ2Ｔａ2Ｏ9膜を、金属有機物
を塗布焼成する方法によって形成した。この膜厚は、約
２００ｎｍである。次に、第２導電体膜７２として、白
金をスパッタリング法にて形成した。膜厚は約１５０ｎ
ｍである。これら第２導電体膜７２、強誘電体膜７１、
第１導電体膜６９の順に、順次、フォトリソグラフィ、
ドライエッチングにより加工した。
【００４０】さらに、図７に示すように、層間絶縁層７
３として、酸化シリコンをプラズマＣＶＤにより形成す
る。そして、第２導電体膜７２とソース層６４とドレイ
ン層（図示しない）に達するコンタクトホール７５、７
６を開けて、アルミニウム電極７７、７８を形成して加
工して完成した。
３として、酸化シリコンをプラズマＣＶＤにより形成す
る。そして、第２導電体膜７２とソース層６４とドレイ
ン層（図示しない）に達するコンタクトホール７５、７
６を開けて、アルミニウム電極７７、７８を形成して加
工して完成した。
【００４１】図８は、完成したこの実施例の強誘電体ト
ランジスタの上から見た平面図である。トレンチ６６の
大きさが点線で示されており、その上部の第２導電体７
２とアルミニウム電極７７が示されている。ソース電極
７８がその横に示される。この図８の場合は、ドレイン
への接続はチップの底面から取る構成であるため、ドレ
イン電極へのコンタクトは図示しない。
ランジスタの上から見た平面図である。トレンチ６６の
大きさが点線で示されており、その上部の第２導電体７
２とアルミニウム電極７７が示されている。ソース電極
７８がその横に示される。この図８の場合は、ドレイン
への接続はチップの底面から取る構成であるため、ドレ
イン電極へのコンタクトは図示しない。
【００４２】図９では、ドレイン電極へのドレインコン
タクト７９が上面に設けられている。これは、集積回路
などにおいてバイポーラトランジスタの集積回路で使わ
れるコレクタを上面に取り出す方法を用いて、ドレイン
コンタクト７９を上面に形成するようにしても良い。そ
の他の構成は図８と同じである。図９から理解されるよ
うに、この実施例の強誘電体トランジスタの専有面積
は、リソグラフィの精度によって決まる無駄の少ないウ
ェハー上の専有面積となる。
タクト７９が上面に設けられている。これは、集積回路
などにおいてバイポーラトランジスタの集積回路で使わ
れるコレクタを上面に取り出す方法を用いて、ドレイン
コンタクト７９を上面に形成するようにしても良い。そ
の他の構成は図８と同じである。図９から理解されるよ
うに、この実施例の強誘電体トランジスタの専有面積
は、リソグラフィの精度によって決まる無駄の少ないウ
ェハー上の専有面積となる。
【００４３】図６の実施例により形成されたＭＩＳ構造
のキャパシタンスＣIとＭＦＭ構造のキャパシタンスＣF
の実効面積比は、約１７とすることができる。図６の実
施例のプロセスで作製したＭＦＭＩＳ構造の効果を調べ
るため、図１２に示される従来例のＭＦＭＩＳ構造をそ
のＭＦＭとＭＩＳの実効面積比が１となるようにして作
製した。図１０は、本発明のＭＦＭＩＳ構造と従来のMF
MFIS構造のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特
性を測定したグラフである。図１０中、（ａ）と示され
る曲線が図６に示される本実施例のＭＦＭＩＳ構造のＩ
ｄ−Ｖｇ特性であり、（ｂ）と示される曲線が図１２に
示される従来例のＭＦＭＩＳ構造のＩｄ−Ｖｇ特性であ
る。
のキャパシタンスＣIとＭＦＭ構造のキャパシタンスＣF
の実効面積比は、約１７とすることができる。図６の実
施例のプロセスで作製したＭＦＭＩＳ構造の効果を調べ
るため、図１２に示される従来例のＭＦＭＩＳ構造をそ
のＭＦＭとＭＩＳの実効面積比が１となるようにして作
製した。図１０は、本発明のＭＦＭＩＳ構造と従来のMF
MFIS構造のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特
性を測定したグラフである。図１０中、（ａ）と示され
る曲線が図６に示される本実施例のＭＦＭＩＳ構造のＩ
ｄ−Ｖｇ特性であり、（ｂ）と示される曲線が図１２に
示される従来例のＭＦＭＩＳ構造のＩｄ−Ｖｇ特性であ
る。
【００４４】曲線（ａ）の強誘電体の分極によるスレッ
ショルドのずれ（メモリウインドウ幅）イは、曲線
（ｂ）のスレッショルドのずれ（メモリウインドウ幅）
ロより、１０倍の大きさを有している。このことによっ
て、ＭＩＳ構造の専有面積を増加させずに、動作マージ
ンが大きく得られる記憶素子を実現できる。
ショルドのずれ（メモリウインドウ幅）イは、曲線
（ｂ）のスレッショルドのずれ（メモリウインドウ幅）
ロより、１０倍の大きさを有している。このことによっ
て、ＭＩＳ構造の専有面積を増加させずに、動作マージ
ンが大きく得られる記憶素子を実現できる。
【００４５】図１１は、トレンチ深さに対するメモリウ
ィンドウ幅の変化を示すグラフである。この図の横軸は
トレンチの深さを示す。トレンチ深さは、ソースが０．
６μｍ、ベースが０．４μｍの合計１μｍを含んでい
る。この図１１の本発明の構造の場合Ｋから理解される
ように、従来構造の場合Ｌに較べてメモリウインドウ幅
は１０倍近く大きい。メモリウインドウのトレンチの深
さに対する依存性は、トレンチ深さ６μｍ以上におい
て、メモリウインドウの増加の飽和点にほぼ到達する。
ィンドウ幅の変化を示すグラフである。この図の横軸は
トレンチの深さを示す。トレンチ深さは、ソースが０．
６μｍ、ベースが０．４μｍの合計１μｍを含んでい
る。この図１１の本発明の構造の場合Ｋから理解される
ように、従来構造の場合Ｌに較べてメモリウインドウ幅
は１０倍近く大きい。メモリウインドウのトレンチの深
さに対する依存性は、トレンチ深さ６μｍ以上におい
て、メモリウインドウの増加の飽和点にほぼ到達する。
【００４６】なお、上述の図１、図２、図３、図５ｂお
よび図６に示される実施例においても、図４に示す実施
例の様に、強誘電体薄膜１２、５７、７１上の第２導電
体層１３、５８、７２の面積を強誘電体薄膜１２、５
７、７１の面積よりも小さくなるように形成して、ＭＦ
Ｍ構造の実効面積を小さくし、相対的に下部のＭＩＳ構
造の実効面積を大きくすることもできる。
よび図６に示される実施例においても、図４に示す実施
例の様に、強誘電体薄膜１２、５７、７１上の第２導電
体層１３、５８、７２の面積を強誘電体薄膜１２、５
７、７１の面積よりも小さくなるように形成して、ＭＦ
Ｍ構造の実効面積を小さくし、相対的に下部のＭＩＳ構
造の実効面積を大きくすることもできる。
【００４７】
【発明の効果】上述したように、本発明のＭＦＭＩＳト
ランジスタの構成によれば、ＭＦＭ構造とＭＩＳ構造と
をほぼ同一面積内で上下に積み重ねる構造を有し、か
つ、下のＭＩＳ構造にはＭＩＳキャパシタンスの実効面
積を増大する手段を有している。このため、本発明のＭ
ＦＭＩＳトランジスタによれば、メモリセル面積を縮小
し高密度に集積化できる。大集積化のために必要とする
シリコンウェハー上の面積を数分の一とすることが可能
となり、その効果は絶大である。
ランジスタの構成によれば、ＭＦＭ構造とＭＩＳ構造と
をほぼ同一面積内で上下に積み重ねる構造を有し、か
つ、下のＭＩＳ構造にはＭＩＳキャパシタンスの実効面
積を増大する手段を有している。このため、本発明のＭ
ＦＭＩＳトランジスタによれば、メモリセル面積を縮小
し高密度に集積化できる。大集積化のために必要とする
シリコンウェハー上の面積を数分の一とすることが可能
となり、その効果は絶大である。
【図１】 本発明の第１実施例によるＭＦＭＩＳ構造を
持つ強誘電体トランジスタの断面図である。
持つ強誘電体トランジスタの断面図である。
【図２】 本発明の第２実施例によるＭＦＭＩＳ構造を
持つ強誘電体トランジスタの断面図である。
持つ強誘電体トランジスタの断面図である。
【図３】 本発明の第３実施例によるＭＦＭＩＳ構造を
持つ強誘電体トランジスタの断面図である。
持つ強誘電体トランジスタの断面図である。
【図４】 本発明の第４実施例によるＭＦＭＩＳ構造を
持つ強誘電体トランジスタの断面図である。
持つ強誘電体トランジスタの断面図である。
【図５ａ】 本発明の第５実施例によるＭＦＭＩＳ構造
を持つ強誘電体トランジスタを上から見た平面図であ
る。
を持つ強誘電体トランジスタを上から見た平面図であ
る。
【図５ｂ】 本発明の第５実施例によるＭＦＭＩＳ構造
を持つ強誘電体トランジスタを図５ａのｂ−ｂ線で切断
して見た断面図である。
を持つ強誘電体トランジスタを図５ａのｂ−ｂ線で切断
して見た断面図である。
【図６】 本発明の第６実施例によるＭＦＭＩＳ構造を
持つ強誘電体トランジスタの断面図である。
持つ強誘電体トランジスタの断面図である。
【図７】 本発明の第６実施例によるＭＦＭＩＳ構造を
持つ強誘電体トランジスタの別の断面図である。
持つ強誘電体トランジスタの別の断面図である。
【図８】 本発明の第６実施例によるＭＦＭＩＳ構造を
持つ強誘電体トランジスタを上から見た平面図である。
持つ強誘電体トランジスタを上から見た平面図である。
【図９】 本発明の実施例によるＭＦＭＩＳ構造を持つ
強誘電体トランジスタを上から見た平面図である。
強誘電体トランジスタを上から見た平面図である。
【図１０】 本発明によるＭＦＭＩＳ構造を持つ強誘電
体トランジスタと従来例のＭＦＭＩＳ構造を持つ強誘電
体トランジスタとのドレイン電流−ゲート電圧特性を示
すグラフである。
体トランジスタと従来例のＭＦＭＩＳ構造を持つ強誘電
体トランジスタとのドレイン電流−ゲート電圧特性を示
すグラフである。
【図１１】 本発明によるＭＦＭＩＳ構造のメモリウイ
ンドウ幅とトレンチ深さの相関関係を示すグラフであ
る。
ンドウ幅とトレンチ深さの相関関係を示すグラフであ
る。
【図１２】 従来技術のＭＦＭＩＳ構造を持つ強誘電体
トランジスタの断面図である。
トランジスタの断面図である。
【図１３】 強誘電体トランジスタの等価回路図であ
る。
る。
【図１４】 従来技術のＭＦＭＩＳ構造を持つ強誘電体
トランジスタを上から見た平面図である。
トランジスタを上から見た平面図である。
【図１５】 従来技術のＭＦＭＩＳ構造を持つ強誘電体
トランジスタの断面図である。
トランジスタの断面図である。
【図１６】 従来技術のＭＦＭＩＳ構造を持つ強誘電体
トランジスタの断面図である。
トランジスタの断面図である。
【図１７】 シリコン結晶面（１００）とシリコン結晶
面（１１１）の関係を示す図である。
面（１１１）の関係を示す図である。
【図１８】 シリコン結晶面（１００）とシリコン結晶
面（１１１）からＶ溝を形成する方法を示す断面図であ
る。
面（１１１）からＶ溝を形成する方法を示す断面図であ
る。
６ トレンチ １０ ＭＩＳ構造 １２ 強誘電体膜 ２０ ＭＦＭ構造 ２７ トレンチ ３４ トレンチ ３０ ＭＩＳ構造 ４０ ＭＩＭ構造 ４３ ＳＯＩ ４７ 強誘電体膜 ５０ 凹凸領域 ５７ 強誘電体膜 ６６ トレンチ ７１ 強誘電体膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA17 AA31 AB09 AD15 AD24 AD51 AD52 AD70 AF25 AG29 5F083 FR07 GA09 GA22 GA25 HA02 HA08 JA17 JA36 JA38 JA43 PR05 PR06 5F101 BA13 BA62 BB17 BD05 BD16 BD30 BD32 BD33 BF09 BH15
Claims (8)
- 【請求項１】 ＭＦＭＩＳ（金属−強誘電体−金属−絶
縁体−半導体）構造を有するトランジスタ型強誘電体不
揮発性記憶素子において、 上下に積み重ねられたＭＦＭ（金属−強誘電体−金属）
構造とＭＩＳ（金属−絶縁体−半導体）構造と、 下の前記ＭＩＳ構造のキャパシタンスの実効面積をその
上の前記ＭＦＭ構造のキャパシタンスの実効面積に比較
して増大させる手段と、を具備することを特徴とするト
ランジスタ型強誘電体不揮発性記憶素子。 - 【請求項２】 半導体基板と、この半導体基板内に設け
られたトレンチとを有し、前記ＭＩＳ構造が前記トレン
チ内に形成され、前記ＭＦＭ構造が前記トレンチ上に前
記半導体基板の主面とほぼ平行に積層され、前記増大さ
せる手段が前記トレンチであることを特徴とする請求項
１記載のトランジスタ型強誘電体不揮発性記憶素子。 - 【請求項３】 前記ＭＩＳ構造が前記不揮発性記憶素子
のＭＩＳトランジスタであり、このＭＩＳトランジスタ
のソース、ベース、ドレインの各領域が、前記半導体基
板内に、下からソース、ベース、ドレインの順に形成さ
れていて、前記増大させる手段が前記トレンチの内面に
設けられている前記ＭＩＳトランジスタのゲート構造で
あることを特徴とする請求項２記載のトランジスタ型強
誘電体不揮発性記憶素子。 - 【請求項４】 前記ＭＩＳ構造が前記不揮発性記憶素子
のＭＩＳトランジスタであり、このＭＩＳトランジスタ
のソース、ベース、ドレインの各領域が、前記半導体基
板内に、下からドレイン、ベース、ソースの順に形成さ
れていて、前記増大させる手段が前記トレンチの内面に
設けられている前記ＭＩＳトランジスタのゲート構造で
あることを特徴とする請求項２記載のトランジスタ型強
誘電体不揮発性記憶素子。 - 【請求項５】 前記ＭＩＳ構造が前記不揮発性記憶素子
のＭＩＳトランジスタであり、このＭＩＳトランジスタ
のソースとドレインの各領域が、前記トレンチにより分
離されていることを特徴とする請求項２記載のトランジ
スタ型強誘電体不揮発性記憶素子。 - 【請求項６】 前記ＭＩＳ構造が内部に凹凸部を含み、
この凹凸部が前記増大させる手段を構成し、前記ＭＩＳ
構造の上部が平坦でその上に前記ＭＦＭ構造が積み重ね
られていることを特徴とする請求項１記載のトランジス
タ型強誘電体不揮発性記憶素子。 - 【請求項７】 前記増大させる手段が、前記ＭＦＭ構造
と前記ＭＩＳ構造の中間に設けられたＭＩＭ（金属−絶
縁体−金属）構造であることを特徴とする請求項１記載
のトランジスタ型強誘電体不揮発性記憶素子。 - 【請求項８】 前記ＭＦＭ構造の強誘電体層上の金属層
の面積を前記強誘電体層のそれより小さくしてあること
を特徴とする請求項２乃至７記載のトランジスタ型強誘
電体不揮発性記憶素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073507A JP4938921B2 (ja) | 2000-03-16 | 2000-03-16 | トランジスタ型強誘電体不揮発性記憶素子 |
| US09/801,990 US6885048B2 (en) | 2000-03-16 | 2001-03-08 | Transistor-type ferroelectric nonvolatile memory element |
| TW090106102A TW483170B (en) | 2000-03-16 | 2001-03-15 | Transistor-type ferroelectric nonvolatile memory element |
| KR10-2001-0013375A KR100406202B1 (ko) | 2000-03-16 | 2001-03-15 | 트랜지스터형 강유전체 불휘발성 기억소자 |
| EP01106724A EP1143525B1 (en) | 2000-03-16 | 2001-03-16 | Transistor-type ferroelectric nonvolatile memory element |
| DE60144038T DE60144038D1 (de) | 2000-03-16 | 2001-03-16 | Ferroelektrisches nichtschwebendes Speicherelement vom Transistortyp |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073507A JP4938921B2 (ja) | 2000-03-16 | 2000-03-16 | トランジスタ型強誘電体不揮発性記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267514A true JP2001267514A (ja) | 2001-09-28 |
| JP4938921B2 JP4938921B2 (ja) | 2012-05-23 |
Family
ID=18591741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000073507A Expired - Lifetime JP4938921B2 (ja) | 2000-03-16 | 2000-03-16 | トランジスタ型強誘電体不揮発性記憶素子 |
Country Status (6)
| Country | Link |
|---|---|
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