JP2001110916A - 強誘電体ゲートｃｍｏｓトランジスタ - Google Patents
強誘電体ゲートｃｍｏｓトランジスタInfo
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Abstract
(57)【要約】
【課題】ゲート絶縁膜として強誘電体膜とバッファ膜と
の積層膜を用いた強誘電体ゲートＣＭＯＳトランジスタ
において、動作の安定化を図る。 【解決手段】隣接するｎチャネルＭＯＳトランジスタと
ｐチャネルＭＯＳトランジスタとのバッファ膜１４、２
４を一体とし、そのバッファ膜上に中間金属膜１６を設
け、それぞれのトランジスタの強誘電体膜１２、２２、
ゲート電極１３、２３を設ける。
の積層膜を用いた強誘電体ゲートＣＭＯＳトランジスタ
において、動作の安定化を図る。 【解決手段】隣接するｎチャネルＭＯＳトランジスタと
ｐチャネルＭＯＳトランジスタとのバッファ膜１４、２
４を一体とし、そのバッファ膜上に中間金属膜１６を設
け、それぞれのトランジスタの強誘電体膜１２、２２、
ゲート電極１３、２３を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体をゲート
絶縁膜として用いた強誘電体ゲートＣＭＯＳトランジス
タに関する。
絶縁膜として用いた強誘電体ゲートＣＭＯＳトランジス
タに関する。
【０００２】
【従来の技術】ｐチャネルＭＯＳトランジスタとｎチャ
ネルＭＯＳトランジスタとを組み合わせた相補型のいわ
ゆるＣＭＯＳトランジスタのゲート絶縁膜として強誘電
体膜を用い、その強誘電体の自発分極を利用してオン、
オフ状態を保持する強誘電体ゲートＣＭＯＳトランジス
タの開発が盛んにおこなわれている。
ネルＭＯＳトランジスタとを組み合わせた相補型のいわ
ゆるＣＭＯＳトランジスタのゲート絶縁膜として強誘電
体膜を用い、その強誘電体の自発分極を利用してオン、
オフ状態を保持する強誘電体ゲートＣＭＯＳトランジス
タの開発が盛んにおこなわれている。
【０００３】図２（ａ）は、各種の構造を取りうる強誘
電体ゲートＣＭＯＳトランジスタの一例の保護絶縁膜を
透視した平面図、図２（ｂ）、（ｃ）はそれぞれ図２
（ａ）のＡ−Ａ線、Ｂ−Ｂ線にそった断面図である。
電体ゲートＣＭＯＳトランジスタの一例の保護絶縁膜を
透視した平面図、図２（ｂ）、（ｃ）はそれぞれ図２
（ａ）のＡ−Ａ線、Ｂ−Ｂ線にそった断面図である。
【０００４】図２（ａ）において、ｎチャネルトランジ
スタｎ−ｃｈとｐチャネルトランジスタｐ−ｃｈとが接
近して形成されている。それぞれのトランジスタには、
ソース領域１７ａ、２７ａ、ドレイン領域１８ａ、２８
ａとそれらの領域に接触してソース電極１７ｂ、１７
ｂ、ドレイン電極１８ｂ、２８ｂが設けられている。１
５は、半導体基板１１の表面層に設けられたｐ−ｃｈの
ｎウェル領域である。
スタｎ−ｃｈとｐチャネルトランジスタｐ−ｃｈとが接
近して形成されている。それぞれのトランジスタには、
ソース領域１７ａ、２７ａ、ドレイン領域１８ａ、２８
ａとそれらの領域に接触してソース電極１７ｂ、１７
ｂ、ドレイン電極１８ｂ、２８ｂが設けられている。１
５は、半導体基板１１の表面層に設けられたｐ−ｃｈの
ｎウェル領域である。
【０００５】図２（ｂ）、（ｃ）において、ソース領域
とドレイン領域の間に、バッファ膜１４、２４、強誘電
体膜１２、２２を介してゲート電極１３、２３が設けら
れているのが見られる。
とドレイン領域の間に、バッファ膜１４、２４、強誘電
体膜１２、２２を介してゲート電極１３、２３が設けら
れているのが見られる。
【０００６】ゲート部の構成が金属のゲート電極／強誘
電体膜／バッファ膜／半導体基板（この例ではシリコ
ン、以下Ｓｉと記す）という層構成になっている。この
ようにした理由は幾つかあるが、主な理由として、強
誘電体膜とＳｉ基板との間の相互拡散の防止、Ｓｉ基
板とゲート絶縁膜との間の良好な界面状態の保持、が挙
げられる。
電体膜／バッファ膜／半導体基板（この例ではシリコ
ン、以下Ｓｉと記す）という層構成になっている。この
ようにした理由は幾つかあるが、主な理由として、強
誘電体膜とＳｉ基板との間の相互拡散の防止、Ｓｉ基
板とゲート絶縁膜との間の良好な界面状態の保持、が挙
げられる。
【０００７】図２のＣＭＯＳトランジスタでは、ｎチャ
ネルトランジスタｎ−ｃｈ、ｐチャネルトランジスタｐ
−ｃｈのドレイン電極１８ｂ、２８ｂが配線２０で短絡
され、ソース電極１７ｂ、２７ｂはそれぞれ、電源電位
ＶDD、ＧＮＤ電位に保たれている。またゲート電極１
３、２３も配線２０で短絡されている。
ネルトランジスタｎ−ｃｈ、ｐチャネルトランジスタｐ
−ｃｈのドレイン電極１８ｂ、２８ｂが配線２０で短絡
され、ソース電極１７ｂ、２７ｂはそれぞれ、電源電位
ＶDD、ＧＮＤ電位に保たれている。またゲート電極１
３、２３も配線２０で短絡されている。
【０００８】図３は、このＣＭＯＳトランジスタを表し
た等価回路図である。この回路の動作は、ゲート電極１
３、２３への入力電位ＶINに応じてｎチャネルトランジ
スタｎ−ｃｈ、ｐチャネルトランジスタｐ−ｃｈのいず
れか一方がオンし、出力電位ＶOUT がＶDDとＧＮＤとの
間で変化するものである。
た等価回路図である。この回路の動作は、ゲート電極１
３、２３への入力電位ＶINに応じてｎチャネルトランジ
スタｎ−ｃｈ、ｐチャネルトランジスタｐ−ｃｈのいず
れか一方がオンし、出力電位ＶOUT がＶDDとＧＮＤとの
間で変化するものである。
【０００９】特にゲート絶縁膜として強誘電体膜１２、
２２を用いているので、ゲート電極１３、２３に電圧を
印加したとき、強誘電体膜１２、２２が分極し、その電
圧を取り除いても、強誘電体膜１２または２２が分極し
たままとなるため、データの保持が可能である。
２２を用いているので、ゲート電極１３、２３に電圧を
印加したとき、強誘電体膜１２、２２が分極し、その電
圧を取り除いても、強誘電体膜１２または２２が分極し
たままとなるため、データの保持が可能である。
【００１０】
【発明が解決しようとする課題】しかし、図２のゲート
部は、電気的には二つのコンデンサの直列と等価であ
る。つまり、強誘電体膜の静電容量Ｃf とバッファ膜の
静電容量Ｃi とが直列接続されていることになる。
部は、電気的には二つのコンデンサの直列と等価であ
る。つまり、強誘電体膜の静電容量Ｃf とバッファ膜の
静電容量Ｃi とが直列接続されていることになる。
【００１１】いま、ゲート電極に電圧Ｖが印加されたと
き、強誘電体膜とバッファ膜の電荷、分担電圧、比誘電
率をそれぞれＱf 、Ｑi 、Ｖf 、Ｖi 、εf 、εi 、と
すると、コンデンサの合成の静電容量および簡単な電磁
気学の計算より、次式が成り立つ。
き、強誘電体膜とバッファ膜の電荷、分担電圧、比誘電
率をそれぞれＱf 、Ｑi 、Ｖf 、Ｖi 、εf 、εi 、と
すると、コンデンサの合成の静電容量および簡単な電磁
気学の計算より、次式が成り立つ。
【００１２】Ｖf ＝（Ｃi ／Ｃf ）・Ｖi バッファ膜が例えばＳｉ酸化膜であると、強誘電体膜の
比誘電率は大きい（後述のジルコニウムチタン酸鉛で比
誘電率１０００）ため、Ｃf ＞＞Ｃi となり、強誘電体
膜には小さな電圧しか印加されないことになる。する
と、強誘電体膜が十分に分極されず、ゲート電極の電圧
を取り去った際の残留分極は更に小さくなる。
比誘電率は大きい（後述のジルコニウムチタン酸鉛で比
誘電率１０００）ため、Ｃf ＞＞Ｃi となり、強誘電体
膜には小さな電圧しか印加されないことになる。する
と、強誘電体膜が十分に分極されず、ゲート電極の電圧
を取り去った際の残留分極は更に小さくなる。
【００１３】つまり、強誘電体膜の自発分極が小さくな
り、トランジスタでデータの保持がおこなわれないこと
になる。
り、トランジスタでデータの保持がおこなわれないこと
になる。
【００１４】この問題に鑑み本発明の目的は、強誘電体
膜が適当な大きさのゲート電圧で十分に自発分極し、か
つ残留分極も大きくて、データの保持が確実におこなわ
れる強誘電体ゲートＣＭＯＳトランジスタを提供するこ
とにある。
膜が適当な大きさのゲート電圧で十分に自発分極し、か
つ残留分極も大きくて、データの保持が確実におこなわ
れる強誘電体ゲートＣＭＯＳトランジスタを提供するこ
とにある。
【００１５】
【課題を解決するための手段】そこで上記課題解決のた
め本発明は、強誘電体膜をゲート絶縁膜とするｎチャネ
ルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ
とを併置した強誘電体ゲートＣＭＯＳトランジスタにお
いて、ソース領域、ドレイン領域間の半導体層の表面上
に、隣接するｎチャネルＭＯＳトランジスタとｐチャネ
ルＭＯＳトランジスタとで一体とされたバッファ膜を有
し、そのバッファ膜上に中間金属膜を有し、その中間金
属膜上にそれぞれのＭＯＳトランジスタの強誘電体を介
してゲート電極を設けるものとする。
め本発明は、強誘電体膜をゲート絶縁膜とするｎチャネ
ルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ
とを併置した強誘電体ゲートＣＭＯＳトランジスタにお
いて、ソース領域、ドレイン領域間の半導体層の表面上
に、隣接するｎチャネルＭＯＳトランジスタとｐチャネ
ルＭＯＳトランジスタとで一体とされたバッファ膜を有
し、そのバッファ膜上に中間金属膜を有し、その中間金
属膜上にそれぞれのＭＯＳトランジスタの強誘電体を介
してゲート電極を設けるものとする。
【００１６】ある物質を挟む平行平板における静電容量
は、 Ｃ＝ε×Ａ／ｔ である。ここで、ε：物質の誘電率、ｔ：距離ここでは
膜厚、Ａ：面積である。よって、 Ｃf ＝ε0 ・εf ×Ａf ／ｔf Ｃi ＝ε0 ・εi ×Ａi ／ｔi である。ここで εf 、εi はそれぞれ強誘電体膜、バ
ッファ膜の比誘電率、ε 0 は真空の誘電率である。
は、 Ｃ＝ε×Ａ／ｔ である。ここで、ε：物質の誘電率、ｔ：距離ここでは
膜厚、Ａ：面積である。よって、 Ｃf ＝ε0 ・εf ×Ａf ／ｔf Ｃi ＝ε0 ・εi ×Ａi ／ｔi である。ここで εf 、εi はそれぞれ強誘電体膜、バ
ッファ膜の比誘電率、ε 0 は真空の誘電率である。
【００１７】強誘電体膜に大きな電圧を印加するには Ｃf ≦Ｃi （１） となるようにすれば良い。
【００１８】通常εrf＞εriなので、ｎチャネルトラン
ジスタｎ−ｃｈ、ｐチャネルトランジスタｐ−ｃｈのバ
ッファ膜を一体として面積Ａi を大きくすれば、Ｃi を
大きくすることができる。
ジスタｎ−ｃｈ、ｐチャネルトランジスタｐ−ｃｈのバ
ッファ膜を一体として面積Ａi を大きくすれば、Ｃi を
大きくすることができる。
【００１９】また、（１）式を満たすように強誘電体膜
の厚さをバッファ膜のそれより厚くすれば、Ｃf を小さ
くすることができる。
の厚さをバッファ膜のそれより厚くすれば、Ｃf を小さ
くすることができる。
【００２０】
【発明の実施の形態】以下図面を参照しながら本発明の
実施の形態を説明する。図１（ａ）は、本発明にかかる
ＣＭＯＳトランジスタの保護絶縁膜を透視した平面図、
図１（ｂ）、（ｃ）はそれぞれ図１（ａ）のＣ−Ｃ線、
Ｄ−Ｄ線にそった断面図である。
実施の形態を説明する。図１（ａ）は、本発明にかかる
ＣＭＯＳトランジスタの保護絶縁膜を透視した平面図、
図１（ｂ）、（ｃ）はそれぞれ図１（ａ）のＣ−Ｃ線、
Ｄ−Ｄ線にそった断面図である。
【００２１】図１（ａ）において、ｎチャネルトランジ
スタｎ−ｃｈとｐチャネルトランジスタｐ−ｃｈとが接
近して形成されている。それぞれのトランジスタは、ソ
ース領域１７ａ、２７ａ、ドレイン領域１８ａ、２８ａ
とそれらの領域に接触してソース電極１７ｂ、２７ｂ、
ドレイン電極１８ｂ、２８ｂが設けられているのは、図
２の従来のＣＭＯＳトランジスタと同じである。１３、
２３はゲート電極、１５は、半導体基板１１の表面層に
設けられたｐ−ｃｈのｎウェル領域である。２０はゲー
ト電極１３、２３、ドレイン電極１８ｂ、２８ｂを短絡
する配線である。
スタｎ−ｃｈとｐチャネルトランジスタｐ−ｃｈとが接
近して形成されている。それぞれのトランジスタは、ソ
ース領域１７ａ、２７ａ、ドレイン領域１８ａ、２８ａ
とそれらの領域に接触してソース電極１７ｂ、２７ｂ、
ドレイン電極１８ｂ、２８ｂが設けられているのは、図
２の従来のＣＭＯＳトランジスタと同じである。１３、
２３はゲート電極、１５は、半導体基板１１の表面層に
設けられたｐ−ｃｈのｎウェル領域である。２０はゲー
ト電極１３、２３、ドレイン電極１８ｂ、２８ｂを短絡
する配線である。
【００２２】図１（ｂ）は図１（ａ）のＣ−Ｃ線にそっ
た、ｐ−ｃｈの断面図である。図２のＣＭＯＳトランジ
スタとの違いは、ゲート部の構造に見られ、バッファ膜
２４の上に中間金属膜１６を介して強誘電体膜２２、ゲ
ート電極２３が設けられている。
た、ｐ−ｃｈの断面図である。図２のＣＭＯＳトランジ
スタとの違いは、ゲート部の構造に見られ、バッファ膜
２４の上に中間金属膜１６を介して強誘電体膜２２、ゲ
ート電極２３が設けられている。
【００２３】図１（ｃ）は図１（ａ）のＤ−Ｄ線にそっ
た断面図である。バッファ膜１４、２４が一体とされ、
その上にモリブデン（Ｍｏ）の中間金属膜１６が設けら
れている点で図２のＣＭＯＳトランジスタと違ってい
る。１９はほう素燐ガラス等の保護絶縁膜である。
た断面図である。バッファ膜１４、２４が一体とされ、
その上にモリブデン（Ｍｏ）の中間金属膜１６が設けら
れている点で図２のＣＭＯＳトランジスタと違ってい
る。１９はほう素燐ガラス等の保護絶縁膜である。
【００２４】例えば、強誘電体膜１２、２２にはジルコ
ニウムチタン酸鉛［以下Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 と記
す］、バッファ膜１４、２４にはチタン酸ストロンチウ
ム［以下ＳｒＴｉＯ3 と記す］を用いる。
ニウムチタン酸鉛［以下Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 と記
す］、バッファ膜１４、２４にはチタン酸ストロンチウ
ム［以下ＳｒＴｉＯ3 と記す］を用いる。
【００２５】Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 、ＳｒＴｉＯ3 の
比誘電率はそれぞれ１０００、３３２である。強誘電体
膜のゲート長Ｌf 、ゲート幅Ｗf ，膜厚ｄf をそれぞれ
１μｍ、３μｍ、１５０ｎｍとする。バッファ膜の幅Ｗ
i 、膜厚ｔi を１０μｍ、１５０ｎｍとする。このよう
にすれば、バッファ膜の容量が大きくなってＣi ≒Ｃf
となり、強誘電体膜に大きな電圧が印加されるようにな
る。
比誘電率はそれぞれ１０００、３３２である。強誘電体
膜のゲート長Ｌf 、ゲート幅Ｗf ，膜厚ｄf をそれぞれ
１μｍ、３μｍ、１５０ｎｍとする。バッファ膜の幅Ｗ
i 、膜厚ｔi を１０μｍ、１５０ｎｍとする。このよう
にすれば、バッファ膜の容量が大きくなってＣi ≒Ｃf
となり、強誘電体膜に大きな電圧が印加されるようにな
る。
【００２６】（１）式を満たせば強誘電体膜の材料とし
ては、他にもさまざまなものが選択できる。例えば、ビ
スマスタンタル酸ストロンチウム（ＳｒＢｉ2 Ｔａ2 Ｏ
9 ）ニオブ酸ストロンチウム（Ｓｒ2 Ｎｂ2 Ｏ7 ）チタ
ン酸ビスマス（Ｂｉ4 Ｔｉ3Ｏ12）、マンガン酸イット
リウム（ＹＭｎＯ3 ）などがある。バッファ膜の材料に
もまた多種あり、ここで挙げたＳｒＴｉＯ3 の他に、酸
化セリウム（ＣｅＯ2）、酸化イットリウム（Ｙ
2 Ｏ3 ）、酸化マグネシウム（ＭｇＯ）、酸化けい素
（ＳｉＯ2 ）などが使用できる。
ては、他にもさまざまなものが選択できる。例えば、ビ
スマスタンタル酸ストロンチウム（ＳｒＢｉ2 Ｔａ2 Ｏ
9 ）ニオブ酸ストロンチウム（Ｓｒ2 Ｎｂ2 Ｏ7 ）チタ
ン酸ビスマス（Ｂｉ4 Ｔｉ3Ｏ12）、マンガン酸イット
リウム（ＹＭｎＯ3 ）などがある。バッファ膜の材料に
もまた多種あり、ここで挙げたＳｒＴｉＯ3 の他に、酸
化セリウム（ＣｅＯ2）、酸化イットリウム（Ｙ
2 Ｏ3 ）、酸化マグネシウム（ＭｇＯ）、酸化けい素
（ＳｉＯ2 ）などが使用できる。
【００２７】中間金属膜１６の材料としてはＭｏの他
に、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン
（ＴｉＮ）、アルミニウム（Ａｌ）などの導体を用いる
ことができる。これにより強誘電体膜とバッファ膜との
間の相互拡散を防止できる利点もある。
に、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン
（ＴｉＮ）、アルミニウム（Ａｌ）などの導体を用いる
ことができる。これにより強誘電体膜とバッファ膜との
間の相互拡散を防止できる利点もある。
【００２８】なお、上の実施例ではゲート電極１３、２
３を強誘電体膜１２、２２と同じ大きさとしたが、ゲー
ト電極１３、２３の大きさを強誘電体膜１２、２２の大
きさより小さくすれば、更にＣf を小さくできる。
３を強誘電体膜１２、２２と同じ大きさとしたが、ゲー
ト電極１３、２３の大きさを強誘電体膜１２、２２の大
きさより小さくすれば、更にＣf を小さくできる。
【００２９】
【発明の効果】以上説明したように本発明によれば、強
誘電体ゲートＣＭＯＳトランジスタにおいて、隣接する
ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトラ
ンジスタとでバッファ膜を一体とし、そのバッファ膜上
に中間金属膜を設け、それぞれのトランジスタの強誘電
体膜、ゲート電極を設けることにより、強誘電体膜が適
当な大きさのゲート電圧で十分に自発分極し、かつ残留
分極も大きくて、データの保持が確実におこなわれる強
誘電体ゲートＣＭＯＳトランジスタを提供することがで
きる。更に強誘電体膜、バッファ膜の材料に制限される
ことなくトランジスタを製作できる。
誘電体ゲートＣＭＯＳトランジスタにおいて、隣接する
ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトラ
ンジスタとでバッファ膜を一体とし、そのバッファ膜上
に中間金属膜を設け、それぞれのトランジスタの強誘電
体膜、ゲート電極を設けることにより、強誘電体膜が適
当な大きさのゲート電圧で十分に自発分極し、かつ残留
分極も大きくて、データの保持が確実におこなわれる強
誘電体ゲートＣＭＯＳトランジスタを提供することがで
きる。更に強誘電体膜、バッファ膜の材料に制限される
ことなくトランジスタを製作できる。
【００３０】従って本発明は、不揮発性メモリ等の発展
および普及に大きな貢献をなすものである。
および普及に大きな貢献をなすものである。
【図１】（ａ）は本発明のＣＭＯＳトランジスタの平面
図、（ｂ）、（ｃ）はそれぞれ（ａ）のＣ−Ｃ線、Ｄ−
Ｄ線に沿った断面図
図、（ｂ）、（ｃ）はそれぞれ（ａ）のＣ−Ｃ線、Ｄ−
Ｄ線に沿った断面図
【図２】（ａ）は従来のＣＭＯＳトランジスタの平面
図、（ｂ）、（ｃ）はそれぞれ（ａ）のＡ−Ａ線、Ｂ−
Ｂ線に沿った断面図
図、（ｂ）、（ｃ）はそれぞれ（ａ）のＡ−Ａ線、Ｂ−
Ｂ線に沿った断面図
【図３】ＣＭＯＳトランジスタの回路図
１１ 半導体基板 １２、２２ 強誘電体膜 １３、２３ ゲート電極 １４、２４ バッファ膜 １５ ｎウェル領域 １６ 中間金属膜 １７ａ、２７ａ ソース領域 １７ｂ、２７ｂ ソース電極 １８ａ、１８ｂ ドレイン領域 １８ｂ、２８ｂ ドレイン電極 １９ 絶縁保護膜 ２０ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４５１ Ｆターム(参考） 5F001 AA17 AB09 AD52 AD61 AE02 AF06 5F048 AB01 AC03 BB09 BB11 BB14 5F083 FR07 FR10 JA02 JA14 JA15 JA17 JA36 JA39 JA40 JA56 5F101 BA62 BB17 BD33 BD36 BE05 BF02
Claims (2)
- 【請求項１】強誘電体膜をゲート絶縁膜とするｎチャネ
ルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ
とを併置した強誘電体ゲートＣＭＯＳトランジスタにお
いて、ソース領域、ドレイン領域間の半導体層の表面上
に、隣接するｎチャネルＭＯＳトランジスタとｐチャネ
ルＭＯＳトランジスタとで一体とされたバッファ膜を有
し、そのバッファ膜上に中間金属膜を有し、その中間金
属膜上にそれぞれのＭＯＳトランジスタの強誘電体を介
してゲート電極を設けることを特徴とする強誘電体ゲー
トＣＭＯＳトランジスタ - 【請求項２】前記強誘電体膜の静電容量をＣf 、前記バ
ッファ膜の静電容量をＣi とするとき、Ｃf ≦Ｃi を満
たすことを特徴とする請求項１に記載の強誘電体ゲート
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28267599A JP2001110916A (ja) | 1999-10-04 | 1999-10-04 | 強誘電体ゲートｃｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28267599A JP2001110916A (ja) | 1999-10-04 | 1999-10-04 | 強誘電体ゲートｃｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110916A true JP2001110916A (ja) | 2001-04-20 |
Family
ID=17655602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28267599A Pending JP2001110916A (ja) | 1999-10-04 | 1999-10-04 | 強誘電体ゲートｃｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110916A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| US6812083B2 (en) * | 2002-12-18 | 2004-11-02 | Ememory Technology Inc. | Fabrication method for non-volatile memory |
| JP2006005363A (ja) * | 2004-06-17 | 2006-01-05 | Samsung Electronics Co Ltd | 相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路 |
-
1999
- 1999-10-04 JP JP28267599A patent/JP2001110916A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
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