TWI654748B - 矽絕緣體(ｓｏｉ)技術中的非揮發性記憶體(ｎｖｍ)裝置以及製造相應裝置的方法 - Google Patents

矽絕緣體(ｓｏｉ)技術中的非揮發性記憶體(ｎｖｍ)裝置以及製造相應裝置的方法

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Abstract

在一個態樣中，本發明提供一種半導體裝置，其包括：基板結構，包括形成於基礎基板上方的主動半導體材料以及形成於該主動半導體材料與該基礎基板之間的埋置絕緣材料；鐵電閘極結構，設於該基板結構的主動區中的該主動半導體材料上方，該鐵電閘極結構包括閘極電極及鐵電材料層；以及接觸區，形成於該鐵電閘極結構下方的該基礎基板中。

Description

矽絕緣體(SOI)技術中的非揮發性記憶體(NVM)裝置以及製造相應裝置的方法
本發明通常關於半導體裝置及方法，尤其關於SOI技術中的非揮發性記憶體裝置以及製造相應裝置的方法。
在當前的電子設備中，積體電路(integrated circuit；IC)在不斷擴大的應用範圍中具有廣闊的適用性。尤其，在高性能及低能耗方面增加電子裝置的靈活性的需求推動開發具有尺寸甚至達到深亞微米(sub-micron)領域的特徵的越來越緊湊的裝置，隨著當前的半導體技術傾向於生產尺寸在10奈米級的結構，這種趨勢更甚。由於IC代表在通常為矽的半導體材料上積體的一組電子電路元件，與由獨立電路組件組成的分立電路相比，IC可被製作得較小。當今的大多數IC通過使用在具有給定表面面積的半導體基板上積體的多個電路元件來實施，例如場效電晶體(field effect transistor；FET)，也被稱作金屬氧化物半導體場效電晶體((metal oxide semiconductor field effect transistor；MOSFET)或簡稱為MOS電晶體)，以及被動元件，如電阻器及電容器。通常，當今積體電路包括形成於半導體基板上的數以百萬計的單個電路元件。
FET或MOSFET的基本功能是電子開關元件的功能，其中，流過位於兩個接觸區(被稱為源極與汲極)之間的溝道區的電流由閘極電極控制，該閘極電極設於該溝道區上方且相對源極及汲極向該閘極施加電壓。尤其，當向該閘極電極施加超過特徵電壓位準(level)的電壓時，MOSFET的導電狀態被改變，且該特徵電壓位準(通常被稱作“臨界電壓”且下面被稱為Vt)特徵化MOSFET的開關行為。一般來說，Vt主要依賴於電晶體的屬性，例如材料、尺寸等，從而所需Vt的實施包括在製程期間的多個步驟的調整及微調。
隨著持續縮小至深亞微米領域中的愈來愈小的技術節點(目前在22奈米及以下)，出現各種問題及挑戰。例如，在極小的製程幾何難以保持MOS電晶體的溝道的電導率的精確控制。由於MOSFET的開關行為以MOSFET的臨界(threshold)電壓Vt為特徵，因此半導體裝置的整個製程中的臨界Vt的定義及控制的精確設置對於實現半導體裝置結構的最佳功耗及性能是至關重要的。一般來說，有數個控制臨界電壓VT的因素，例如閘極氧化物厚度、閘極的功函數，以及溝道摻雜，主要代表獨立因素。半導體裝置向更先進技術節點的縮小導致先進半導體裝置的更快開關及更高的電流驅動行為，不過，代價是雜訊(noise)容限降低，漏電流增加以及功率增加。
目前，當今所構建的最常見的數位積體電路使用CMOS技術，其快速且提供高電路密度及低的單位閘極功率。CMOS裝置或(有時被稱為)“互補對稱金屬氧化物半導體”裝置利用互補及對稱的P型與N型MOSFET對。由於CMOS裝置的一個電晶體總是處於關狀態，因此，由於CMOS裝置中的互補MOSFET的串聯組合僅短暫地在開及關狀態(on- and off-state)之間切換期間吸取大量功率，CMOS裝置的兩個重要特徵是CMOS裝置的高雜訊免疫力及低靜態功耗。因此，CMOS裝置不會產生與其它形式的半導體裝置例如電晶體-電晶體邏輯(transistor-transistor logic；TTL)或NMOS邏輯裝置一樣多的廢熱，該些其它形式的半導體裝置即使在不改變狀態時通常也具有一些駐流(standing current)。在當前的CMOS技術中，標準電晶體與IO裝置具有相同的高k(高介電常數)介電質及金屬電極，而與標準裝置相比，IO裝置的SiO2氧化物更厚。
數位電子電路通常由大型邏輯閘(gate)組件製成。記憶體是數位電子電路的關鍵元件，因為數位電子電路的輸出常常不僅依賴於向該數位電子電路的輸入的當前值，而且依賴於該電路的先前狀態。記憶體裝置可分為非揮發性記憶體(non-volatile memory；NVM)及揮發性記憶體裝置。與NVM裝置相反，揮發性記憶體裝置需要恒定的功率來保持所儲存的資訊，且經常以動態隨機存取記憶體(dynamic random access memory；DRAM)或靜態隨機存取記憶體(static random access memory；SRAM)的形式實施。相比之下，NVM裝置即使在不一直供應電力時也會保留所儲存的資訊(information)。相應地，NVM裝置適於資訊的長期儲存並因此對於移動電子電路是重要的。電子非揮發性電腦儲存媒體的一個例子為快閃(flash)記憶體，其最初開發自電性可抹除可編程唯讀記憶體(electrically erasable programmable read only memory；EEPROM)。在最近的應用中，快閃記憶體被用作硬碟的替代。由於快閃記憶體沒有硬碟驅動器的機械限制及延遲，因此當考慮硬碟驅動器的速度、雜訊、功耗及可靠性時，基於快閃的驅動器很有吸引力。相應地，快閃驅動器作為行動裝置、次級儲存裝置以及作為高性能桌上型(desktop)電腦的硬碟驅動器的替代正越來越受到歡迎。
目前，非揮發性及可重構現場可編程閘陣列(field programmable gate array；FPGA)被視為代表針對各種應用(例如空間及軍事應用)中的高級系統積體的一種有吸引力的解決方案。與基於SRAM的FPGA不同，該配置記憶體為非揮發性並因此除其整組配置位元(bits)的三模冗餘(triple module redundancy；TMR)以外不需要額外的NVM以在系統上電(power-up)時或因輻射效應而重新加載裝置配置資料。
為改進記憶體陣列，具有鐵電閘極的場效電晶體(FeFET)最近已成為研究的焦點。一般來說，鐵電材料具有介電晶體，其顯示自發電極化，與顯示自發磁化的鐵磁材料類似。當向鐵電材料施加合適的外部電場時， 可重新取向極化方向。基本的思想是使用鐵電記憶體中的自發極化方向來儲存數位位元(digital bits)。在FeFET中，所利用的效果是基於施加於鐵電材料的合適的電場調整鐵電材料的極化狀態的可能性，在FeFET中，該鐵電材料通常為閘極氧化物。由於鐵電材料的極化狀態被保持(除非其就極化狀態而言暴露於高的反向電場或高溫)，因此有可能“編程”由鐵電材料形成的電容器，以使所誘發的極化狀態反映資訊單元。因此，即使自功率供應移除相應的“被編程”裝置以後，所誘發的極化狀態仍被保持。以此方式，FeFET允許非揮發性電性可切換資料儲存裝置的實施。
基於鐵電材料，有可能提供非揮發性記憶體裝置，尤其架構類似DRAM裝置的隨機存取記憶體裝置，但不同之處在於使用鐵電層而不是介電層，從而實現非揮發性。例如，FeRAM中的1T-1C儲存單元設計在架構上與廣泛使用的DRAM的儲存單元類似之處在於：兩種單元類型都包括一個電容器及一個存取電晶體-在DRAM單元電容器中使用線性介電質，而在FeRAM單元電容器中，該介電結構包括鐵電材料。其它類型FeRAM被實現為1T儲存單元，其由採用鐵電介電質而不是普通MOSFET的閘極介電質的單個FeFET組成。一般來說，FeFET的源極與汲極之間的電流-電壓特性依賴於該鐵電電介質的電極化，也就是，依據該鐵電電介質的電極化狀態的取向，該FeFET處於開或關狀態。通過相對源極向閘極施加寫入電壓來實現FeFET的寫入，而通過測量向源極及汲極施加電壓後的電 流來讀出1T-FeRAM。要注意的是，1T-FeRAM的讀出是非破壞性的。
儘管FeFET或鐵電電容器理論上代表針對複雜半導體裝置的非常有前景的概念，但識別與複雜裝置的現有先進製程兼容的合適的鐵電材料是一項困難的任務，尤其在很小的尺度上。例如，通常已知的鐵電材料例如PZT(鋯鈦酸鉛)或鈣鈦礦不兼容於標準CMOS製程。依據目前的理解，當前製造技術中所使用的鉿(Hf)材料因存在於HfO2中的占主導地位的單斜晶體結構而呈現順電行為。不過，最近的研究結果顯示基於氧化鉿的介電材料可代表將要用於IC的鐵電半導體裝置的製造中的具有鐵電行為的材料的有前景的候選者。例如，已證明，該單斜結構可在Zr、Si、Y及Al摻雜氧化鉿材料中被抑制，並在用相應摻雜樣本的實驗中獲得具有鐵電性質的穩定晶體結構，其中，此類摻雜氧化鉿材料通過原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)等沉積，利用合適的前驅體來實施所需的摻雜。在任何情況下，在所沉積的氧化鉿材料上將形成TiN襯墊，以在後續製程期間穩定鐵電相。
依據通過FeFET製造嵌入式非揮發性記憶體裝置的已知流程，平行於標準的邏輯及IO裝置，在前端製程(front end of line；FEOL)處理中的閘極堆疊形成期間沉積該鐵電材料。尤其，當在形成嵌入式NVM裝置時採用先進技術節點的CMOS技術製程時，將平行形成三種不 同類型的閘極堆疊。這裡的困難是平行地針對IO裝置、FeFET裝置及邏輯裝置形成合適的閘極介電質，因為與邏輯裝置的閘極介電質相比，IO與FeFET裝置的閘極介電質例如需要較厚的閘極介電質。而且，FeFET裝置的閘極介電質需為鐵電的，因此，鐵電高k材料需要用於該閘極介電質中。
針對上面的解釋，可能想要以有效的方式改進在CMOS技術中的嵌入式NVM裝置的當前實施，而不使已知流程太複雜。
因此，想要控制在先進技術節點的先進半導體裝置的臨界電壓VT，並提供半導體裝置結構以允許調整及整定臨界電壓VT，尤其是在快閃記憶體技術中。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作為後面所討論的更詳細說明的前序。
在本發明的第一態樣中，提供一種半導體裝置。依據本文中的一些示例實施例，該半導體裝置包括：基板結構，包括形成於基礎基板上方的主動半導體材料以及形成於該主動半導體材料與該基礎基板之間的埋置絕緣材料；鐵電閘極結構，設於該基板結構的主動區中的該主動半導體材料上方，該鐵電閘極結構包括閘極電極及鐵電 材料層；以及接觸區，形成於該鐵電閘極結構下方的該基礎基板中。
在本發明的第二態樣中，提供一種方法。依據本文中的一些示例實施例，該方法包括：在基板結構的主動區上方形成鐵電閘極結構，該基板結構包括形成於基礎基板上方的主動半導體材料以及形成於該主動半導體材料與該基礎基板之間的埋置絕緣材料；以及在該鐵電閘極結構下方的該基礎基板中形成接觸區；其中，該鐵電閘極結構包括閘極電極及鐵電材料層。
在本發明的第三態樣中，提供一種操作半導體裝置的方法，其中，該半導體裝置包括：基板結構，包括形成於基礎基板上方的主動半導體材料以及形成於該主動半導體材料與該基礎基板之間的埋置絕緣材料；鐵電閘極結構，設於該基板結構的主動區中的該主動半導體材料上方，該鐵電閘極結構包括閘極電極及鐵電材料層；源極/汲極區，形成於與該鐵電閘極結構對齊的該主動區中；以及接觸區，形成於該鐵電閘極結構下方的該基礎基板中。依據本文中的一些示例實施例，該方法包括：向該源極/汲極區施加參考電壓位準Vref並將該鐵電材料層暴露於存取電壓降(access voltage drop)V1。這裡，將該鐵電材料暴露於該存取電壓V1包括向該閘極電極施加閘極電壓位準V2>Vref以及向該接觸區施加反偏置(back bias)電壓位準V3<Vref，其中V1=abs(V2)+abs(V3)。
100‧‧‧半導體裝置結構
101‧‧‧基礎基板或基礎基板材料
102a、102b、102c、102d‧‧‧絕緣元件
103a‧‧‧第二阱區
103b‧‧‧阱區
104a‧‧‧區域、接觸區或第一阱區
104b‧‧‧區域
105a、105b‧‧‧埋置絕緣材料
106a‧‧‧主動半導體材料或主動半導體層
106b、106c‧‧‧主動半導體材料
110a、110b、110c‧‧‧閘極結構
111a、111b、111c‧‧‧閘極介電結構
113a、113b、113c‧‧‧閘極電極材料
115a、115b、115c‧‧‧閘極矽化物區
117a、117b、117c‧‧‧側間隙壁結構
122a、122b、122c‧‧‧源極/汲極區
183a、183b‧‧‧反偏置矽化物區
185‧‧‧材料
185a、185b、185c‧‧‧矽化物區
186‧‧‧接觸介電質
187a、187b‧‧‧反偏置接觸
191a、191b、191c‧‧‧源極/汲極接觸
193a、193b、193c‧‧‧閘極接觸
200‧‧‧半導體裝置結構
210‧‧‧基板
210U‧‧‧上表面區域
220‧‧‧氧化鉿材料層或高k材料層
220A‧‧‧摻雜氧化鉿材料層部分
220B‧‧‧氧化鉿材料層部分或氧化鉿材料層
222‧‧‧製程
224‧‧‧蝕刻製程
228‧‧‧額外高k材料層
230A‧‧‧閘極結構或鐵電閘極結構
230B、230C‧‧‧閘極結構
232A‧‧‧摻雜氧化鉿材料層
232B‧‧‧氧化鉿材料層
234C‧‧‧額外高k材料層
238A、238B‧‧‧閘極電極層
238C‧‧‧閘極電極材料層
300‧‧‧半導體裝置結構
301‧‧‧基礎基板材料或基礎基板
302a、302b、302c、302d‧‧‧絕緣元件
303a、303b、303c‧‧‧第二阱區或第二阱
304a、304b‧‧‧接觸區或阱區
305a、305b‧‧‧埋置絕緣材料
306a、306b、306c‧‧‧主動半導體材料或主動半導體部分
310a、310b、310c‧‧‧閘極結構
311a、311b、311c‧‧‧閘極堆疊
313a、313b、313c‧‧‧閘極堆疊、閘極電極材料或閘極電極
317a、317b、317c‧‧‧間隙壁結構
318a、318b、318c‧‧‧側間隙壁
319a、319b、319c‧‧‧閘極覆蓋層
321a、321b、321c‧‧‧側間隙壁延伸部
322a、322b、322c‧‧‧源極/汲極區
323‧‧‧絕緣材料層或絕緣材料
325‧‧‧圖案化光阻
327、329‧‧‧溝槽
331、333‧‧‧矽化物區或矽化物接觸區
335a、335b、335c‧‧‧源極/汲極矽化物區
337‧‧‧氮化物材料
337a、337b、337c‧‧‧閘極矽化物區
339‧‧‧接觸介電質
341、343‧‧‧接觸溝槽
345a、345b、345c‧‧‧接觸溝槽
347a、347b、347c‧‧‧閘極接觸溝槽
351、353‧‧‧反偏置接觸
355a、355b、355c‧‧‧源極/汲極接觸
357a、357b、357c‧‧‧閘極接觸
400‧‧‧半導體或半導體裝置
401‧‧‧基礎基板
403‧‧‧埋置絕緣材料
405‧‧‧主動半導體材料
407‧‧‧介電襯墊或閘極介電襯墊
409‧‧‧氧化鉿(HfO2)材料層
411‧‧‧封裝層
413‧‧‧退火製程
415‧‧‧閘極電極材料
420‧‧‧閘極結構、鐵電閘極結構或功函數調整材料
421‧‧‧鐵電閘極介電質
425‧‧‧閘極電極
427‧‧‧矽化物接觸
430‧‧‧源極/汲極區
433‧‧‧矽化物接觸
435‧‧‧接觸結構
A‧‧‧主動區或第一主動區
A1‧‧‧主動區或第一主動區
A2‧‧‧主動區或第二主動區
A2a‧‧‧第一子區
A2b‧‧‧第二子區
B‧‧‧主動區或第二主動區
C‧‧‧主動區或第三主動區
M1、M2‧‧‧遮罩圖案
SD1‧‧‧第一半導體裝置
SD2‧‧‧第二半導體裝置
SD3‧‧‧第三半導體裝置
USA‧‧‧上表面區域
US1、US2‧‧‧上表面區域或上表面
VBG、VSD‧‧‧電壓
VG‧‧‧閘極電壓
Vt‧‧‧臨界電壓
參照下面結合附圖所作的說明可理解本發明，該些附圖中類似的附圖標記表示類似的元件，且其中：第1圖示意顯示依據本發明的一些示例實施例的半導體裝置；第2a至2j圖示意顯示依據本發明的一些示例實施例的鐵電閘極結構的形成；第3a至3i圖示意顯示依據本發明的一些示例實施例的製程，其中形成接觸區；以及第4a至4g圖示意顯示依據本發明的一些其它示例實施例的鐵電閘極結構的形成。
儘管本文中所揭示的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例方式顯示於附圖中並在本文中作詳細說明。不過，應當理解，本文中有關特定實施例的說明並非意圖將本發明限於所揭示的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複 雜而耗時，但其仍然是本領域的普通技術人員借助本發明所執行的常規程序。
現在將參照附圖來說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。本文中所使用的詞語和詞組的意思應當被理解並解釋為與相關領域技術人員對這些詞語及詞組的理解一致。本文中的術語或詞組的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或詞組意圖具有特定意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特定定義的定義方式明確表示於說明書中。
本發明關於形成半導體裝置的方法以及半導體裝置，其中，該半導體裝置積體於晶片上或中。依據本發明的一些示例實施例，該半導體裝置可基本代表FET，例如MOSFET或MOS裝置。當提到MOS裝置時，本領域的技術人員將瞭解，儘管使用表述“MOS裝置”，但並不意圖限於含金屬閘極材料及/或含氧化物閘極介電材料。
本發明的半導體裝置關於可通過使用先進技術製造的裝置，也就是，該半導體裝置可通過應用於接近小於100奈米的技術節點的技術製造，例如小於50奈米或小於35奈米，如在22奈米或以下。在全面審查本申請以後，本領域的技術人員將瞭解，依據本發明，可施加小於 或等於45奈米(例如在22奈米或以下)的基本規則，但本發明不限於此類例子。在全面審查本申請以後，本領域的技術人員還將瞭解，本發明可用於製造具有小於100奈米(例如小於50奈米或小於35奈米或小於22奈米)的最小長度尺寸及/或寬度尺寸的結構的半導體裝置。例如，本發明可提供通過使用45奈米技術或小於例如22奈米或甚至更小的技術節點來製造的半導體裝置。
本領域的技術人員將瞭解，半導體裝置可被製造為P溝道MOS電晶體或PMOS電晶體以及N溝道MOS電晶體或NMOS電晶體；兩種類型的電晶體都可經製造而具有或不具有遷移率增強應力源特徵或應變誘發特徵。要注意的是，通過使用PMOS及NMOS裝置、應力及非應力，電路設計人員可混合並匹配裝置類型，以利用它們最適合設計中的半導體裝置的各裝置類型的最佳特徵。
依據本發明的一些示例實施例，半導體裝置結構可包括至少一個半導體裝置。依據本文中半導體裝置結構包括兩個半導體裝置的示例，該兩個半導體裝置可通過至少一個中間隔離結構例如溝槽隔離結構(例如，淺溝槽隔離結構)隔開。依據本文中半導體裝置結構包括三個或更多半導體裝置的一些其它示例，在兩個相鄰半導體裝置之間可設置隔離結構，例如溝槽隔離結構(例如，淺溝槽隔離結構)。
一般來說，SOI裝置形成於SOI(semiconductor-on-insulator；絕緣體上半導體)基板上， 該SOI基板包括設於埋置絕緣材料層上的主動半導體材料，該埋置絕緣材料層形成於基礎基板上。依據本文中的一些示例實施例，該主動半導體層可包括矽、鍺、矽鍺及類似物的其中一種。該埋置絕緣材料層可包括絕緣材料，例如氧化矽或氮化矽。該基礎基板材料可為現有技術中已知的可用作基板的基礎材料，例如矽及類似物。在全面審查本申請以後，本領域的技術人員將瞭解，依據採用FDSOI基板的示例實施例，該主動半導體層可具有約20奈米或更小的厚度，而該埋置絕緣材料層可具有約145奈米的厚度，或者，依據先進技術，該埋置絕緣材料層可具有在約10至30奈米的範圍內的厚度。例如，在本發明的一些特殊示例實施例中，該主動半導體層可具有約6至10奈米的厚度。
關於該基礎基板材料的晶面取向，與普通矽裝置類似，可使用表面為晶面(100)的SOI基板。不過，為改進PMOS半導體裝置的性能，該PMOS半導體裝置的表面可作為晶面(110)。或者，可使用表面可由晶面(100)與晶面(110)混合的混合晶面取向基板。關於變容管(varactor)裝置，在晶面取向上沒有限制，從而可適當地調整該裝置的雜質濃度、膜厚、尺寸比例等，以依據由其它要求設置的晶面取向獲得合適的電容特性。在替代實施例中，當考慮N累積及/或N反型裝置時，該基礎基板材料可為N型(另外，針對P累積及/或P反型為P型)。
依據上述第一態樣的一些示例實施例，該接 觸區可為形成於該基礎基板中的阱區。依據本文中的一些示例，該阱區可為N阱且該基礎基板可具有橫向包圍該N阱的至少一個P阱區。
依據上述第一態樣的一些示例實施例，該半導體裝置還可包括與該接觸區接觸的接觸結構。該接觸結構可延伸穿過鄰近該鐵電閘極結構的該埋置絕緣材料。依據本文中的一些示例，該接觸結構延伸穿過該埋置絕緣材料的位置可在該主動區的外部。
依據上述第一態樣的一些示例實施例，該主動區可由隔離結構橫向包圍。
依據上述第一態樣的一些示例實施例，該鐵電材料層可由鐵電高k材料形成。依據本文中的一些示例，該鐵電高k材料可包括氧化鉿材料。
依據上述第一態樣的一些示例實施例，該鐵電高k材料可為Si：HfO2。
依據上述第二態樣的一些示例實施例，形成該鐵電閘極結構可包括形成該鐵電材料層並在該鐵電材料層上方形成該閘極電極。依據本文中的一些示例，形成該鐵電材料層可包括在該主動區上方沉積氧化鉿材料層，並將矽(Si)、鋯(Zr)、鑭(La)、鋁(Al)及釓(Gd)的至少其中之一注入該氧化鉿材料層中。依據本文中的其它示例，形成該鐵電材料層可包括在該主動區上方通過ALD沉積製程及物理氣相沉積(physical vapor deposition；PVD)沉積製程的其中之一沉積經矽(Si)、鋯(Zr)、鋁(Al)、 釔(Y)、鑭(La)及釓(Gd)的至少其中之一摻雜的氧化鉿材料層，並在形成該閘極電極之前在該沉積的氧化鉿材料層上形成TiN層。在一個特殊示例中，該方法還可包括在形成該TiN層以後的退火步驟，該退火步驟包括施加在約300℃至約1200℃的範圍的溫度。
依據上述第二態樣的一些示例實施例，在該基板結構中可形成隔離結構。該隔離結構可延伸穿過該主動半導體材料並橫向包圍該主動區。
依據上述第二態樣的一些示例實施例，該方法還可包括暴露鄰近該主動區的該基礎基板的一部分，其中，暴露該部分可包括移除該主動半導體材料的一部分以及鄰近該主動區的該埋置絕緣材料，從而可暴露該基礎基板的該部分。這裡，該基礎基板的該部分可與該接觸區電性耦接。依據本文中的一些示例，該方法還可包括在該基礎基板的該部分上方形成接觸結構。
依據上述第二態樣的一些示例實施例，形成該接觸區可包括將摻雜物注入該主動區中的該基礎基板中，其中，在該鐵電閘極結構下方的該基礎基板中形成阱區。
依據上述第三態樣的一些示例實施例，下面的關係可成立：V1、V2、V3>0，且Vref=0。在本文中的特殊但非限制性例子中，V1可等於5V，V2可等於+2V，且V3可等於-3V。
第1圖示意顯示依據本發明的一些示例實施 例的半導體裝置結構100。半導體裝置結構100可形成於SOI類型的基板中及上方。一般來說，SOI類型的基板可包括基礎基板101、位於基礎基板101上方的埋置絕緣材料105a、105b，以及形成於埋置絕緣材料105a、105b上的主動半導體材料106a、106b、106c。
如第1圖中所示，相應設置的SOI結構可具有形成於基礎基板材料101的上表面中的隔離結構，例如多個絕緣元件102a、102b及102c，其中，位於基礎基板材料101的上表面部分的至少兩個區域通過該絕緣元件隔開。例如，包括主動半導體材料106a及埋置絕緣材料105a的區域可通過絕緣元件102b與包括主動半導體材料106b、106c及埋置絕緣材料105b的另一個區域隔開。主動半導體材料106b與106c可通過可選的絕緣元件102d進一步隔開，該可選的絕緣元件102d終止於埋置絕緣材料105b上，可能部分延伸至埋置絕緣材料105b中。依據一些示例，主動半導體材料106a、106b、106c可由矽材料(例如矽、矽鍺及類似物)形成。
依據本發明的一些示例實施例，絕緣元件102a至102d可依據形成淺溝槽隔離(shallow trench isolation；STI)結構時所採用的已知製程形成。本領域的技術人員將瞭解，儘管與絕緣元件102a、102b、102d相比，絕緣元件102c被顯示為延伸至基礎基板101深處，但這不會對本發明造成任何限制。相反，絕緣元件102c可類似絕緣元件102a、102b形成，以類似的深度水平延伸至基礎基 板101中。
依據本發明的一些示例實施例，依據絕緣元件102a、102b及102c可設置主動區A1及A2。例如，主動半導體材料106a及埋置絕緣材料105a可由絕緣元件102a及102b橫向包圍，而主動半導體材料106b、106c及埋置絕緣材料105b可由絕緣元件102b及102c橫向包圍。儘管主動區A1及A2可僅通過一個絕緣元件也就是絕緣元件102b隔開，但這不會對本發明造成任何限制，且本領域的技術人員將瞭解，主動區A1與A2可通過不止一個絕緣元件隔開，從而在主動區A1與A2之間可形成至少另一個主動區(未顯示)。
就第1圖而言，第一主動區A1包括由閘極結構110a及凸起的源極/汲極區122a形成的半導體裝置，該凸起的源極/汲極區設於閘極結構110a的相對側且可形成於主動半導體層106a上或上方。
依據本發明的示例實施例，閘極結構110a可由閘極介電結構111a(例如，包括氧化矽材料及/或高k材料例如氧化鉿材料，以及可能一種或多種功函數調整材料例如TiN及類似物)、閘極電極材料113a以及與閘極接觸193a接觸的閘極矽化物區115a形成。閘極結構110a與凸起的源極/汲極區122a之間的間隔可通過形成於閘極電極材料113a及閘極介電結構111a的側壁上的側間隙壁結構117a調整。而且，側間隙壁結構117a可調整閘極結構110a與形成於凸起的源極/汲極區122a上的矽化物區185a 之間的距離，矽化物區185a與源極/汲極接觸191a接觸。
依據本發明的一些特殊示例實施例，閘極介電結構111a可包括鐵電材料，例如鐵電高k材料，如鐵電氧化鉿材料，如下面詳細所述。
依據本發明的一些示例實施例，鄰近第一主動區A1中的半導體裝置可形成與區域104a接觸以向基礎基板101施加反偏置的反偏置接觸結構，現在將作詳細說明。該反偏置接觸結構可由反偏置接觸187a及設於接觸區104a中的反偏置矽化物區183a形成，接觸區104a設於閘極結構110a下方的主動區A1中的基礎基板的上表面。這不會對本發明造成任何限制且依據本發明的一些替代實施例，可省略反偏置矽化物區183a，在此情況下，在反偏置接觸187a與接觸區104a之間設置較高的歐姆電阻(當施加靜態電壓作為反偏置時，該較高的歐姆電阻是可接受的)。
依據本發明的一些特殊示例實施例，接觸區104a可通過第一阱區104a設置，該第一阱區可通過第二阱區103a與基礎基板101的本體隔開。第二阱區103a可形成於基礎基板101內的第一阱區104a下方且可相對第一阱區104a反向摻雜，以將第一阱區104a與基礎基板101的本體絕緣。例如，第一阱區104a可為N摻雜(N、N+或N++)，而第二阱區103a可為P摻雜(P、P+或P++)。這不會對本發明造成任何限制且本領域的技術人員將瞭解，該第二阱區可為可選的，例如，當該基礎基板經P型摻雜物 預摻雜時，第一阱區104a可為N摻雜且第二阱區103a可省略。
依據本發明的一些示例實施例，在基礎基板101上方的主動區A2中可設置包括閘極結構110b及110c的兩個半導體裝置。這不會對本發明造成任何限制，相反，在第二主動區A2中可形成任意其它數目的半導體裝置(例如，單個半導體裝置、三個半導體裝置、四個半導體裝置等)。該些半導體裝置可通過可選的絕緣元件102d隔開，該絕緣元件102d可隔開位於埋置絕緣材料105b上的主動半導體材料106b與106c，在該主動半導體材料中形成主動區A2的第一子區A2a與主動區A2的第二子區A2b。
依據本發明的一些示例實施例，可向主動區A2施加反偏置且主動區A2可具有反偏置接觸結構，其包括反偏置接觸187b，該反偏置接觸與在主動區A2中的基礎基板101的上表面的接觸區104b中形成的反偏置矽化物區183b電性連接。通過反偏置接觸187b，可同時向通過主動區A2中的閘極結構110b與110c設置的各該半導體裝置施加反偏置。相比之下，通過反偏置接觸187a所施加的反偏置可僅被供應至主動區域A1的接觸區104a。本領域的技術人員將瞭解，依據絕緣元件102a、102b及102c到達基礎基板材料101的深度，施加於反偏置接觸187a及187b的反偏置可被限制於各該主動區A1、A2。因此，各該主動區A1及A2可被反偏置，而不受主動區A1及A2的其中另一個的可能反偏置的影響。
如第1圖中所示，由閘極結構110b形成的半導體裝置還可包括閘極介電結構111b(例如，包括氧化矽材料及/或高k材料例如氧化鉿材料，以及可能一種或多種功函數調整材料例如TiN及類似物)、閘極電極材料113b，以及與閘極接觸193b接觸的閘極矽化物區115b。閘極結構110b與形成於閘極結構110b的相對側的凸起的源極/汲極區122b之間的間隔可通過形成於閘極電極材料113b及閘極介電結構111b的側壁上的側間隙壁結構117b調整。而且，側間隙壁結構117b可調整閘極結構110b與形成於凸起的源極/汲極區122b上的矽化物區185b之間的距離，矽化物區185b與源極/汲極接觸191b接觸。
依據本發明的一些特殊示例實施例，閘極介電結構111b可包括鐵電材料，例如鐵電高k材料，如鐵電氧化鉿材料，如下面詳細所述。
如第1圖中所示，由閘極結構110c形成的半導體裝置還可包括閘極介電結構111c(例如，包括氧化矽材料及/或高k材料例如氧化鉿材料，以及可能一種或多種功函數調整材料例如TiN及類似物)、閘極電極材料113c，以及與閘極接觸193c接觸的閘極矽化物區115c。閘極結構110c與形成於閘極結構110c的相對側的凸起的源極/汲極區122c之間的間隔可通過形成於閘極電極材料113c及閘極介電結構111c的側壁上的側間隙壁結構117c調整。而且，側間隙壁結構117c可調整閘極結構110c與形成於凸起的源極/汲極區122c上的矽化物區185c之間的距離，矽 化物區185c與源極/汲極接觸191c接觸。
依據本發明的一些特殊示例實施例，閘極介電結構111c可包括鐵電材料，例如鐵電高k材料，如鐵電氧化鉿材料，如下面詳細所述。
依據本發明的一些示例實施例，接觸187a、191a及193a(以及第二主動區A2中的各接觸)可嵌入接觸介電質186(例如低k材料)中。而且，可通過CVD方法沉積TPEN(拉伸電漿增強氮化物)或CPEN(壓縮電漿增強氮化物)材料185，以在半導體裝置結構100上施加拉伸或壓縮應變，並將反偏置接觸187a及187b與主動半導體材料106a及106b電性絕緣。
下面，將參照附圖說明依據本發明的各種進一步的示例實施例的半導體裝置、半導體裝置結構以及形成相應半導體裝置及半導體裝置結構的方法，其中，製造具有鐵電閘極結構的半導體裝置。上述製程步驟、過程及材料僅被視為示例，用以向本領域的普通技術人員說明實施本文中所揭示的發明主題的示例方法。不過，應當理解，本發明不專門限於所示例並說明的示例實施例，因為可能存在許多可能的修改及變更，本領域的技術人員在結合附圖及上面的背景技術及發明內容研究該詳細說明以後將清楚該些修改及變更。半導體裝置的示例部分可僅包括有限數目的元件，不過本領域的技術人員將意識到，半導體裝置的實際實施可包括大量此類元件。在半導體裝置及半導體裝置結構的製造中的各種步驟是熟知的，因此，出於簡 潔目的，許多傳統的步驟將僅被簡單提及或者將被完全省略，而不提供熟知的製程細節。
第2a圖以剖視圖示意顯示處於前端製程(FEOL)處理期間的早期階段的半導體裝置結構200，尤其處於設置基板210的階段。該基板可具有與上述SOI類型的基板結構基本類似的配置，其中，除其它已知SOI配置以外，基板210代表例如絕緣體上矽(SOI)基板或絕緣體上矽/鍺(silicon-germanium-on-insulator；SGOI)基板的主動半導體材料的上表面部分。一般來說，術語“基板”可被理解為涵蓋現有技術中已知的並用於半導體裝置及半導體裝置結構的製造的所有種類的SOI基板，尤其是半導體基板。本領域的技術人員將瞭解，不意圖限於特殊類型的SOI基板。
在第2a圖中所示的階段，基板210可包括第一主動區A、第二主動區B，以及第三主動區C。不過，這不會對本發明造成任何限制，相反，本領域的技術人員將瞭解，可實施任意合適數目的主動區。例如，依據一些示例實施例(未顯示)，基板210可僅包括一個主動區(主動區A)或者可包括兩個主動區(主動區A、以及主動區B與C的其中之一)或者可包括不止三個主動區(主動區A、B、C以及至少一個額外主動區)。
本領域的技術人員將瞭解，一般來說，主動區可表示基板210的上表面部分的區域，在其中及/或上方將要形成半導體裝置。依據本文中的一些特殊例子，第一 主動區A可代表在其中及上方將要形成FeFET的主動區。在第二主動區B中，可形成代表輸入/輸出控制裝置的IO半導體裝置。例如，第三主動區C可代表在其中及上方將要形成邏輯裝置的主動區。不過，這不會對本發明造成任何限制，相反，在至少一個主動區中及上方可形成其它半導體裝置，例如被動裝置(電容器、電阻器等)。
依據本發明的一些示例實施例，主動區A、B、C的至少其中之一可經摻雜物例如P型摻雜物或N型摻雜物摻雜。作為替代或附加，在兩個相鄰的主動區之間可形成至少一個絕緣結構，例如淺溝槽隔離(STI)，以隔開兩個相鄰的主動區。儘管第一主動區A被顯示為緊鄰第二主動區B，第二主動區B被相應顯示為緊鄰第三主動區C，但這不會對本發明造成任何限制，且本領域的技術人員將瞭解，至少另外一個主動區(未顯示)可位於第一主動區A與/或第二主動區B與/或第三主動區C之間。
第2b圖示意顯示在基板210上方形成氧化鉿材料層220以後，在製造期間的下一階段的半導體裝置結構200。依據本文中的一些示例實施例，氧化鉿材料層220可覆被沉積於第一主動區A、第二主動區B及第三主動區C中的基板210的上表面上。依據本文中的一些示例實施例，可通過原子層沉積(ALD)技術等沉積氧化鉿材料層220。在本文中的一些特殊例子中，氧化鉿材料層220可由HfO2形成，基本沒有摻雜物。
依據本發明的一些示例實施例，氧化鉿材料 層220可具有大於5奈米的厚度。依據本文中的一些特殊示例實施例，氧化鉿材料層220可具有在約7至10奈米的範圍內的厚度。
第2c圖示意顯示在第一主動區A、第二主動區B及第三主動區C處的基板210上方形成遮罩圖案M1以後，在製造期間的下一階段的半導體裝置結構200。遮罩圖案M1使第一主動區A暴露於進一步的製程，而第二主動區B及第三主動區C被遮罩材料覆蓋，例如遮罩或硬遮罩材料。相應地，第二主動區B及第三主動區C因遮罩圖案M1而在後續製程期間可被保護。
依據本發明的一些示例實施例，遮罩圖案M1可通過已知的光刻技術例如通過依據已知技術沉積光阻並光刻圖案化該光阻來形成。可選地，通過依據已知技術沉積硬遮罩材料並圖案化該硬遮罩材料可設置硬遮罩。
依據本發明的一些示例實施例，遮罩圖案M1使第一主動區A的上表面區域USA(見第2d圖)暴露於後續製程。
第2d圖示意顯示當執行注入製程222時，在製造期間的下一階段的半導體裝置結構200。依據本發明的一些示例實施例，注入製程222可包括注入矽(Si)、鋯(Zr)、鑭(La)、鋁(Al)、釔(Y)及釓(Gd)的至少其中一種。相應地，與遮罩圖案M1對齊在第一主動區A中可形成摻雜氧化鉿材料層部分220A。摻雜氧化鉿材料層部分220A可為Si：HfO2、Zr：HfO2或Ti：HfO2的其中之一。
依據本文中的一個特殊示例，摻雜氧化鉿材料層部分220A可包括Si：HfO2，其具有Si的摩爾分數(mole fraction)低於約0.1。依據本文中的一些特殊示例，該摩爾分數可在約0.02至0.04的範圍內。
依據本文中的一個特殊示例，摻雜氧化鉿材料層部分220A可包括Zr：HfO2，其具有Zr的摩爾分數低於約0.1。依據本文中的一些特殊示例，該摩爾分數可在約0.01至0.06的範圍內。
依據本文中的一個特殊示例，摻雜氧化鉿材料層部分220A可包括Ti：HfO2，其具有Ti的摩爾分數在較低的摩爾分數範圍內，例如在一些特殊示例中，摩爾分數低於0.1。
依據本發明的一些示例實施例，可用約1e16原子/平方釐米(atoms/cm2)的注入劑量執行注入製程222。
第2e圖示意顯示在完成注入製程222並移除遮罩圖案M1以後，在製造期間的下一階段的半導體裝置結構200。相應地，如第2e圖中所示的半導體裝置結構200顯示氧化鉿材料層220延伸於第二主動區B及第三主動區C上，而摻雜氧化鉿材料層部分220A形成於第一主動區A中。摻雜氧化鉿材料層部分220A與第2d圖的遮罩圖案M1對齊形成於第一主動區A中。
第2f圖示意顯示在基板210上方形成遮罩圖案M2以後，在製造期間的下一階段的半導體裝置結構200。依據本發明的一些示例實施例，遮罩圖案M2覆蓋第 一主動區A及第二主動區B，而使第三主動區C的上表面部分USC暴露於進一步的製程。第一主動區A及第二主動區B可在後續製程期間被遮罩圖案M2保護。
依據本發明的一些示例，相對摻雜氧化鉿材料層部分220A可定義第三主動區C的上表面部分USC。例如，遮罩圖案M2的對齊可依賴於遮罩圖案M1的對齊。
第2g圖示意顯示當在第三主動區C中與遮罩圖案M2對齊執行蝕刻製程224時，在製造期間的下一階段的半導體裝置結構200。依據本文中的一些示例，蝕刻製程224可包括至少一個非等向性蝕刻步驟，例如非等向性濕式蝕刻或乾式蝕刻。
第2h圖示意顯示在完成蝕刻製程224並在第三主動區C中暴露基板210的上表面區域210U以後，在製造期間的下一階段的半導體裝置結構200。相應地，自第三主動區C中的基板210上方移除氧化鉿材料層220，其中，暴露基板210的上表面區域210U，以及其中，與遮罩圖案M2及摻雜氧化鉿材料層部分220A對齊在第二主動區B中保留氧化鉿材料層部分220B。
第2i圖示意顯示在完成沉積製程(未顯示)例如覆被沉積製程並依據遮罩圖案M2在第三主動區C上方形成額外高k材料層228以後，在製造期間的下一階段的半導體裝置結構200。在形成額外高k材料層228以後，移除遮罩圖案M2並使第二主動區B及第三主動區C暴露於進一步的製程，例如執行剝離製程(未顯示)以移除遮 罩圖案M2。額外高k材料層228可具有遠小於氧化鉿材料層220的厚度的厚度。例如，額外高k材料層228可具有約5奈米或更小的厚度。依據本發明的一些示例實施例，該額外高k材料層可包括氧化鉿、氮氧矽鉿及類似物的至少其中一種。
這不會對本發明造成任何限制且本領域的技術人員將瞭解，該額外高k材料層可具有基本等於或大於高k材料層220(第2b圖)的厚度的厚度。如果要在主動區A至C上方形成相同的高k材料，則可省略如上關於第2f至2i圖所述的製程步驟。
依據一些替代實施例(未顯示)，在沉積額外高k材料228之前可移除遮罩圖案M2，從而可在各該主動區A至C上方沉積該額外高k材料。
第2j圖示意顯示通過在第一主動區A及第二主動區B中的氧化鉿材料層220A、220B上方及第三主動區C中的額外高k材料層228上方沉積閘極電極材料層來形成閘極結構230A、230B及230C以後，在製造期間的下一階段的半導體裝置結構200。這裡，在第一主動區A中形成鐵電閘極結構230A。結合合適的閘極遮罩圖案(未顯示)，通過非等向性蝕刻製程圖案化該沉積層以後，形成閘極結構230A、230B及230C。
依據本發明的一些示例實施例，可設置包括鐵電閘極結構230A的第一半導體裝置SD1、包括閘極結構230B的第二半導體裝置SD2以及包括閘極結構230C的第 三半導體裝置SD3。第一半導體裝置SD1形成於第一主動區A中，第二半導體裝置SD2形成於第二主動區B中且第三半導體裝置SD3形成於第三主動區C中。
依據本發明的一些示例實施例，鐵電閘極結構230A包括閘極介電質，其包括摻雜氧化鉿材料層232A。摻雜氧化鉿材料層232A可通過在第2i圖中所示的階段之後圖案化摻雜氧化鉿材料層220A來形成。這不會對本發明造成任何限制，且本領域的技術人員將瞭解，在摻雜氧化鉿材料層232A上的該第一主動區中可設置額外高k材料層(未顯示)。閘極結構230A還可包括功函數調整材料層(未顯示，可選的)以及閘極電極層238A，例如多晶矽材料層、非晶矽材料層、適合用於閘極電極的金屬以及類似物。
依據本發明的一些示例實施例，閘極結構230B包括閘極介電質，其包括氧化鉿材料層232B。這不會對本發明造成任何限制，且本領域的技術人員將瞭解，在氧化鉿材料層232B上的該第二主動區中可設置額外高k材料層(未顯示)。氧化鉿材料層232B通過在第2i圖中所示的階段之後圖案化氧化鉿材料層220B來形成。閘極結構230B還可包括功函數調整材料層(未顯示，可選的)以及閘極電極層238B，例如多晶矽材料層、非晶矽材料層、適合用於閘極電極的金屬以及類似物。
依據本發明的一些示例實施例，閘極結構230C包括閘極介電材料，其包括額外高k材料層234C。 閘極結構230C還可包括可選的功函數調整材料層(未顯示，可選的)以及閘極電極材料層238C，例如多晶矽材料層、非晶矽材料層、適合用於閘極電極的金屬以及類似物。依據本文中的一些特殊示例，該閘極介電質可僅包括額外高k材料層234C。
在完整閱讀有關第2a至2j圖的本發明以後，本領域的技術人員將瞭解，可平行於用於邏輯應用的具有較薄閘極介電材料的半導體裝置(例如第三半導體裝置SD3)製造具有厚閘極介電材料的半導體裝置(例如第一半導體裝置SD1及第二半導體裝置SD2)。
在完整閱讀有關第2a至2j圖的本發明以後，本領域的技術人員將瞭解，通過採用透過摻雜物注入(例如，注入製程)在用以將IO-閘極-堆疊製造成鐵電FET裝置的製程中所形成的閘極介電材料，如上關於本發明的各種實施例所述的半導體裝置結構200可依據CMOS技術製造而具有嵌入式NVM裝置(例如，半導體裝置SD1)。如上所述的各種流程顯示在具有不同的閘極堆疊形成(230A、230B、230C)及一個注入步驟(222)的CMOS流程中的嵌入式鐵電FET的簡單實施。
就第3a至3h圖而言，將說明形成半導體裝置結構300的製程。本領域的技術人員將瞭解，作為起點，可設置依據如上關於第1及2a圖所述的SOI配置的基板配置。例如，如第2a圖中所示的基板200可暴露於形成絕緣元件302a、302b、302c及302d的製程。例如，第2a圖中 的基板200的上表面可被分成如第3a圖中所示的數個主動區A、B及C。本領域的技術人員將瞭解，基礎基板材料301可對應如上關於第1圖所述的基礎基板。
依據本發明的一些示例實施例，可執行一個或多個注入製程，以將摻雜物注入基礎基板301的上表面區域中，其中，在主動區A至C的埋置絕緣材料305a、305b下方的基礎基板301的上表面形成接觸區304a、304b。依據本文中的示例，可將N型或P型摻雜物注入接觸區304a、304b中，其中形成阱區304a、304b。依據一個特殊的例子，若該基礎基板未經摻雜或經與阱區304a、304b具有相同導電類型的摻雜物摻雜，則在接觸區304a、304b下方可形成第二阱區303a、303b，以將接觸區304a、304b與基礎基板301的本體電性絕緣。依據本文中的一些示例，可與絕緣元件302a、302b、302c(以及可選地，302d)對齊執行阱區304a、304b的注入。
依據本發明的示例實施例，在埋置絕緣材料305a、305b上設置主動半導體材料306a、306b、306c，類似如上關於第1圖所述的主動半導體材料106a、106b、106c。主動半導體材料306b與306c通過絕緣元件302d隔開。絕緣元件302d可類似如上關於第1圖所述的絕緣元件102d形成。
依據本發明的一些示例實施例，絕緣元件302a至302c可依據已知的STI技術形成，其中，在基礎基板301中蝕刻溝槽並隨後用絕緣材料(例如氧化矽及氮化 矽的至少其中一種)填充。在一個特殊的例子中，絕緣元件302d可通過在主動半導體材料306b、306c中蝕刻淺溝槽形成，該溝槽停止於埋置絕緣材料305b的上表面上(或者最多部分地延伸至埋置絕緣材料305b中)。當形成絕緣元件302a至302c時，可蝕刻溝槽至基礎基板301深處，例如溝槽至少部分延伸至第二阱303a、303b、303c中。
在完整閱讀本發明以後，本領域的技術人員將瞭解，絕緣元件302d是可選的且可沒有任何限制地在下面的說明中省略。
第3b圖示意顯示通過沉積閘極介電材料及閘極電極材料並自該沉積的閘極介電材料及閘極電極材料中圖案化閘極堆疊以於主動區A至C中形成閘極結構310a、310b及310c，從而形成各閘極堆疊311a、313a、311b、313b及311c、313c並形成覆蓋閘極堆疊311a、313a至311c、313c的側壁的側間隙壁318a、318b及318c以後，在製造期間的下一階段的該半導體裝置結構。而且，在閘極電極材料313a至313c的上表面上可形成閘極覆蓋層(gate caps)319a至319c，從而形成嵌入並包覆各閘極堆疊311a、313a至311c至313c的間隙壁結構317a至317c。
依據一些示例實施例，可應用如上關於第2a至2j圖所述的技術。或者，當形成閘極結構310a、310b及310c時，可應用如下關於4g所述的技術。相應地，閘極結構310a、310b及310c的至少其中之一可形成為鐵電閘極結構。
在第3b圖中所示的階段，可設置包括閘極結構310a的第一半導體裝置、包括閘極結構310b的第二半導體裝置，以及包括閘極結構310c的第三半導體裝置。
就第3c圖而言，其顯示製造期間的下一階段，其中，執行外延生長製程以鄰近閘極結構310a至310c在主動半導體部分306a至306c的上表面上形成凸起的源極/汲極區322a至322c。這不會對本發明造成任何限制且在替代流程中可阻止凸起的源極/汲極區的形成。
接著，如第3d圖中所示，顯示在製造期間的下一階段的半導體裝置結構300，尤其在移除閘極覆蓋層319a至319c並在自凸起的源極/汲極區322a至322c暴露的側間隙壁318a至318c的上部形成側間隙壁延伸部321a至321c以後。依據本發明的一些示例實施例，為形成側間隙壁延伸部321a至321c，可在半導體裝置結構300上方沉積絕緣材料並隨後執行非等向性蝕刻製程例如反應離子蝕刻(reactive ion etch；RIE)，以非等向性蝕刻該沉積絕緣材料層(未顯示)，從而暴露閘極電極313a至313c及凸起的源極/汲極區322a至322c的上表面。可形成側間隙壁延伸部321a至321c以調整閘極結構310a至310c與將要形成於凸起的源極/汲極區322a至322c中及上的矽化物接觸區(未顯示)之間的間隔。
就第3e圖而言，示意顯示在製造期間的下一階段的半導體裝置結構300，尤其在半導體裝置結構300上形成包括絕緣材料層323及圖案化光阻325的圖案化硬 遮罩323、325以後，例如，通過旋塗技術沉積絕緣材料323例如氮化物材料及未圖案化光阻，並光刻圖案化該未圖案化光阻以獲得圖案化光阻325。
就第3f圖而言，示意顯示在製造期間的下一階段的半導體裝置結構300，尤其是在用以通過在主動區A及B中蝕刻溝槽327及329來暴露接觸區304a及304b的上表面區域US1及US2的蝕刻序列以後，溝槽327及329終止於接觸區304a及304b的上表面US1及US2上。隨後，在剝離製程(未顯示)中可剝離該光阻。依據一些示例實施例，溝槽327、329的該蝕刻可為時間控制蝕刻製程或一系列順序執行的選擇性蝕刻製程，以選擇性蝕刻主動半導體材料306a至306c並於到達埋置絕緣材料305a、305b時終止，且選擇性蝕刻埋置絕緣材料305a、305b並於到達接觸區304a、304b時終止。
接著，如第3g圖中所示，顯示在製造期間的下一階段的半導體裝置結構300，尤其在移除剩餘絕緣材料層323並在溝槽327及329內(在溝槽327、329的底部)形成矽化物區331及333以後。而且，形成通過源極/汲極矽化物區335a至335c接觸凸起的源極/汲極區322a至322c的至主動區A、B及C中的半導體裝置的矽化物接觸以及接觸閘極電極313a至313c的閘極矽化物區337a至337c。本領域的技術人員將瞭解，依據已知矽化製程實現該矽化物區的形成，尤其，在沉積接觸金屬材料期間的自對準矽化(salicidation；self-aligned silicidation)製程經歷退火製 程，以使所沉積的接觸金屬材料與半導體材料反應，從而形成矽化物材料並接著通過合適的蝕刻化學自絕緣材料表面移除未反應的接觸金屬材料。
接著，如第3h圖中示意顯示，半導體裝置結構300可暴露於用以沉積TPEN或CPEN材料的製程，例如，通過CVD技術沉積具有預定義應變水平的氮化物材料337，並覆被沉積接觸介電質339，例如傳統的層間介電材料或低k材料，接著依據接觸方案在該接觸介電質上方形成遮罩圖案，以蝕刻接觸溝槽341、343，從而部分暴露矽化物接觸區331及333的上表面。而且，可依據該遮罩圖案(未顯示)蝕刻部分暴露該源極/汲極矽化物區的上表面的接觸溝槽345a至345c以及部分暴露該閘極矽化物區的上表面的閘極接觸溝槽347a至347c。隨後，可移除該遮罩圖案(未顯示)，從而形成如第3h圖中示意顯示的半導體裝置結構300。
就第3i圖而言，示意顯示在製造期間的下一階段的半導體裝置結構300，尤其在用接觸形成材料填充溝槽341、343、345a至345c以及347a至347c以形成接觸相應反偏置矽化物區331、333的反偏置接觸351及353，並形成接觸該源極/汲極矽化物區的源極/汲極接觸355a至355c，以及接觸相應閘極矽化物區的閘極接觸357a至357c。
本領域的技術人員將瞭解，如第3i圖中所示的半導體裝置結構300可基本對應如第1圖中示意顯示並如上所述的半導體裝置結構100。因此，可依據如上關於 第1圖所作的解釋執行如第3i圖中所示的半導體裝置結構300的相應說明，並參照第1圖的討論進一步瞭解半導體裝置結構300的細節。
依據本發明的一些示例實施例，通過向反偏置接觸351及/或353施加合適的反偏置，可選擇性閃變(flashed)半導體裝置A至C的臨界電壓Vt。而且，本領域的技術人員將瞭解，作為替代或附加，通過向反偏置接觸351及/或353適當施加反偏置，可使用反偏置實施半導體裝置A至C的臨界電壓的小變動。
依據本發明的一些示例實施例，當向至少一個鐵電閘極施加反偏置時，可編程該鐵電閘極結構的臨界電壓Vt，從而實施NVN裝置。下面將就第4g圖詳細說明鐵電閘極結構的編程。
依據本發明的一些示例實施例，可向反偏置接觸351及/或353施加具有大於約5V及小於約-5V的其中之一的峰值的電壓脈衝，以在非鐵電閘極結構的情況下使半導體裝置結構300中的相應半導體裝置的臨界電壓形成穩定的漂移。依據一些明確的例子，還可向反偏置接觸351及/或353施加大約最多3V的絕對值電壓以調整臨界電壓。例如，用以調整臨界電壓的反偏置可在約0.1V至約3V的範圍內或者在約-0.1V至約-3V的範圍內。
本領域的技術人員將瞭解，依據本發明的各種示例實施例的半導體裝置可被反偏置或者可不被反偏置。對於未反偏置的半導體裝置，給定的臨界電壓Vt基本 基於閘極長度。相比之下，反偏置半導體裝置可基於所施加的反偏置具有可調整的臨界電壓。作為附加或替代，依據本發明的半導體裝置可允許非揮發性方式的臨界電壓的變化。例如，臨界電壓Vt可不作改變(沒有閃變反偏置，不提供變化的反偏置)。當施加合適的反偏置閃變(也就是反偏置電壓脈衝)時，該臨界電壓可以非揮發性方式漂移。作為附加或替代，仍可調整該反偏置，而不論該半導體裝置是否已經閃變。相應地，本發明允許通過設於半導體裝置下方的埋置絕緣多層結構的閃變進行半導體裝置的反偏置的非揮發性的以及原位的調整。
就第4a至4g圖而言，將依據本發明的一些示例實施例說明具有鐵電閘極的半導體裝置的製造。
第4a圖示意顯示在製造期間的早期階段的半導體400，在該階段設置包括基礎基板401、埋置絕緣材料403及主動半導體材料405的SOI基板配置。如第4a圖中所示的SOI基板配置可基本對應如上所述的SOI配置。
第4b圖示意顯示在製造期間的下一階段的半導體裝置結構400，在該階段，可選的介電襯墊407沉積於主動半導體材料405上方，至少在主動區中，其部分示意顯示於第4a至4g圖中。依據本文中的一些示例，介電襯墊407可包括氧化矽。依據本文中的特殊示例，通過主動半導體材料405的氧化製程或通過氧化物沉積製程例如TEOS等，可獲得由氧化矽形成的閘極介電襯墊407。這不會對本發明造成任何限制，且本領域的技術人員將瞭 解，可使用氮化矽替代氧化矽。
在完整閱讀本發明以後，本領域的技術人員將瞭解，介電襯墊407可為自然形成於主動半導體材料405的暴露表面上的鈍化層以及/或者可在如下關於第4c圖及其之後所述的進一步製程之前移除。相應地，介電襯墊407是可選的，且可在關於第4a至4g圖所述的製程期間省略。下面，將自進一步的說明省略介電襯墊407，且本領域的技術人員將瞭解，儘管未明確說明，但至少在下面的製程期間，介電襯墊407可能存在或者可能不存在。
第4c圖示意顯示在主動半導體材料405上可形成摻雜氧化鉿材料層409以後，在製造期間的下一階段的半導體裝置400。依據本發明的一些示例實施例，摻雜氧化鉿材料層409可通過原子層沉積(ALD)或物理氣相沉積(PVD)來沉積。依據本文中的一些示例，摻雜氧化鉿材料層409可經Si、Zr、Al、Y、La及Gd的至少其中一種摻雜。依據本文中的一些特殊示例，在該氧化鉿材料沉積期間或之後可向其中納入3至10摩爾百分比的摻雜物。
本領域的技術人員將瞭解，依據一些特殊示例，該沉積的摻雜氧化鉿材料409在第4c圖中所示的階段可處於非晶相。例如，可保持該摻雜氧化鉿材料的非晶態直至執行適當的退火步驟(例如RTA(快速熱退火))，以在下面所述的後期階段在該沉積的摻雜氧化鉿材料中誘發鐵電相變，因此在這些實施例中的熱預算上施加限制。例如，所述沉積該非晶態的該摻雜氧化鉿材料可在約300至 1200℃的溫度範圍內，例如在約400至1000℃的範圍內。依據本文中的特殊示例，溫度範圍可被選擇為約400至700℃及/或約600至700℃及/或約400至500℃及/或約500至600℃及/或400至600℃。
依據本發明的一些替代實施例，氧化鉿材料層409可未經摻雜且可由HfO2形成。依據本文中的一些示例，該沉積的未摻雜HfO2層409可具有小於40奈米的厚度，例如20奈米及以下。依據本替代實施例的一些特殊例子，未摻雜HfO2層409可通過用氬氣(Ar)的射頻(RF)濺鍍來沉積。
依據本發明的另外的替代實施例，未摻雜氧化鉿層409可形成於主動半導體材料405上，隨後，可執行注入製程(未顯示)以注入包括Si、Zr、Al、Y、La及Gd的至少其中一種的摻雜物。
在第4c圖中所示的階段最後，在主動半導體材料405上可設置摻雜氧化鉿層409，或者在主動半導體材料405上可設置未摻雜HfO2層409。
請參照第4d圖，示意顯示在氧化鉿材料層409(已摻雜或未摻雜)上沉積(可選的)封裝層411以後，在製造期間的下一階段的半導體裝置400。依據本發明的一些示例實施例，(可選的)封裝層411可包括TiN。或者，可如現有技術已知的那樣沉積功函數調整材料。依據本文中的一些示例，在射頻(RF)濺鍍期間可沉積層411。
請參照第4e圖，示意顯示在製造期間的下一 階段的半導體裝置400，其中執行退火製程413。在退火製程413期間，該沉積的氧化鉿材料層409(已摻雜或未摻雜)可在鐵電相結晶，且可形成鐵電氧化鉿材料層。依據一些特殊示例，該退火步驟可包括使半導體裝置400暴露於氮氣(N2)環境中約600℃的溫度30秒。或者，該退火步驟可包括使半導體裝置400暴露於氮氣環境中約500℃的溫度30秒。或者，退火溫度可選擇為約550℃、約650℃以及約750℃。一般來說，退火溫度可在約500至750℃之間的示例範圍內。不過，這不會對本發明造成任何限制，且本領域的技術人員將瞭解，約300至1200℃的退火溫度持續合適的時段是可能的。
請參照第4f圖，示意顯示在鐵電氧化鉿材料層409上方形成閘極電極材料415以後，在製造期間的下一階段的半導體裝置400。依據本發明的一些示例實施例，閘極電極材料415可為多晶矽、非晶矽以及現有技術中已知的合適的電極金屬的其中之一。
請參照第4g圖，示意顯示在前端製程(FEOL)處理期間或以後的後期階段，在製造期間的下一階段的半導體裝置400。例如，可依據已知的閘極形成技術通過圖案化第4f圖中的層堆疊來獲得閘極結構420。鐵電閘極結構420包括鐵電閘極介電質421(可選擇包括形成於該鐵電氧化鉿材料層(第4f圖中的409)與主動半導體材料405的上表面之間的氧化矽襯墊)。在閘極介電質421上，可形成功函數調整材料420，例如TiN，在其上相應設置閘極電 極425。閘極電極425由矽化物接觸427接觸。與閘極結構420對齊，在閘極結構420的相對側上可形成凸起的源極/汲極區430，凸起的源極/汲極區430由矽化物接觸433接觸。
第4g圖示意顯示另一接觸結構435，其經設置以接觸接觸區(在第4g圖未特別顯示)，從而向閘極結構420施加反偏置，如上關於第1至3圖所述。依據本發明的一些示例，接觸結構435可通過所謂塊體暴露(bulk exposed；BULEX)區設置，其中，移除主動半導體材料405及埋置絕緣材料403以暴露基礎基板401的上表面部分。
依據本發明的一些示例實施例，可通過向源極/汲極區施加參考電壓位準Vref來操作半導體裝置400，也就是與矽化物接觸433耦接的VSD等於Vref。而且，使閘極電壓VG為電壓位準V2，且當選擇VBG等於V3時，通過矽化物接觸435向鐵電閘極結構420下方的該接觸區施加反偏置電壓位準V3。相應地，可使鐵電閘極結構420的鐵電材料暴露於由等於abs(V2)+abs(V3)的電壓降引起的電場，其中，V2>Vref且V3<Vref。依據本文中的一些特殊示例，V2可等於+2伏，而V3可等於-3伏。相應地，可將+5V的電壓降作為編程電壓施加於鐵電閘極結構420的鐵電閘極介電質。
在完整閱讀本發明以後，本領域的技術人員將瞭解，不需要專用的高電壓裝置來編程NVM裝置。相應地，可使用標準IO裝置。而且，當編程這些裝置時，在 NVM裝置的閘極及間隙壁區中可使用較低的電場，從而引起較小的應力並導致NVM裝置的高可靠性。
依據本發明的一些示例實施例，說明在SOI基板配置上的鐵電半導體裝置的製造，其中，在半導體裝置的記憶體的編程/抹除期間可施加半導體裝置的反偏置。由於所施加的反偏置，總電壓可被分成兩個電壓部分，一個在閘極，一個在該SOI基板配置的本體/基板，從而形成用以編程/抹除鐵電高k材料的鐵電閘極結構的鐵電高k材料中的所需電場，而不需要專用高電壓裝置。
在本發明的各種實施例中，用以正常編程/抹除位元單元(bit cell)的NVM裝置的存取電壓(在約5V的範圍內)可被降低至較低的絕對值。相應地，提供採用SOI基板配置的具有低存取電壓的NVM裝置。
由於本發明可以本領域的技術人員借助本文中的教導而明白的不同但等同的方式修改並實施，因此上面所揭示的特定實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並非意圖限於本文中所示的架構或設計的細節，而是如隨附的申請專利範圍所述。因此，顯然，可對上面所揭示的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的例如“第一”、“第二”、“第三”或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步 驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，本發明請求保護的範圍如隨附的申請專利範圍所述。

Claims (18)

  1. 一種半導體裝置，包括：基板結構，包括形成於基礎基板上方的主動半導體材料以及形成於該主動半導體材料與該基礎基板之間的埋置絕緣材料；鐵電閘極結構，設於該基板結構的主動區中的該主動半導體材料上方，該鐵電閘極結構包括閘極電極及鐵電材料層；接觸區，形成於該鐵電閘極結構下方的該基礎基板中；以及接觸結構，與該接觸區接觸，該接觸結構延伸穿過鄰近該鐵電閘極結構的該埋置絕緣材料。
  2. 如申請專利範圍第1所述的半導體裝置，其中，該接觸區為形成於該基礎基板中的阱區。
  3. 如申請專利範圍第2項所述的半導體裝置，其中，該阱區為N阱，該基礎基板具有橫向包圍該N阱的至少一個P阱區。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，該接觸結構在該主動區的外部的位置延伸穿過該埋置絕緣材料。
  5. 如申請專利範圍第1項所述的半導體裝置，其中，該主動區由隔離結構橫向包圍。
  6. 如申請專利範圍第1項所述的半導體裝置，其中，該鐵電材料層由鐵電高介電常數材料形成。
  7. 如申請專利範圍第6項所述的半導體裝置，其中，該鐵電高介電常數材料包括氧化鉿材料。
  8. 如申請專利範圍第6項所述的半導體裝置，其中，該鐵電高介電常數材料為矽：二氧化鉿。
  9. 一種製造半導體裝置的方法，包括：在基板結構的主動區上方形成鐵電閘極結構，該基板結構包括形成於基礎基板上方的主動半導體材料以及形成於該主動半導體材料與該基礎基板之間的埋置絕緣材料；在該鐵電閘極結構下方的該基礎基板中形成接觸區；以及暴露鄰近該主動區的該基礎基板的一部分，其中，暴露該基礎基板的該部分包括移除該主動半導體材料的一部分以及在該主動區中的該埋置絕緣材料，以暴露該基礎基板的該部分，該基礎基板的該部分與該接觸區電性耦接。
  10. 如申請專利範圍第9項所述的方法，其中，形成該鐵電閘極結構包括形成該鐵電材料層並在該鐵電材料層上方形成該閘極電極。
  11. 如申請專利範圍第10項所述的方法，其中，形成該鐵電材料層包括在該主動區上方沉積氧化鉿材料層，並將矽(Si)、鋯(Zr)、鑭(La)、鋁(Al)及釓(Gd)的至少其中之一注入該氧化鉿材料層中。
  12. 如申請專利範圍第10項所述的方法，其中，形成該鐵 電材料層包括在該主動區上方通過原子層沉積(ALD)製程及物理氣相沉積(PVD)的其中之一沉積經矽(Si)、鋯(Zr)、鋁(Al)、釔(Y)、鑭(La)及釓(Gd)的至少其中之一摻雜的氧化鉿材料層，並在形成該閘極電極之前在該沉積的氧化鉿材料層上形成氮化鈦(TiN)層。
  13. 如申請專利範圍第12項所述的方法，還包括在形成該TiN層以後的退火步驟，該退火步驟包括施加在約300至1200℃的範圍的溫度。
  14. 如申請專利範圍第9項所述的方法，其中，在該基板結構中形成隔離結構，該隔離結構延伸穿過該主動半導體材料並橫向包圍該主動區。
  15. 如申請專利範圍第9項所述的方法，還包括在該基礎基板的該部分上方形成接觸結構。
  16. 如申請專利範圍第9項所述的方法，其中，形成該接觸區包括將摻雜物注入該主動區中的該基礎基板中，其中，在該鐵電閘極結構下方的該基礎基板中形成阱區。
  17. 一種操作半導體裝置的方法，該半導體裝置包括：基板結構，包括形成於基礎基板上方的主動半導體材料以及形成於該主動半導體材料與該基礎基板之間的埋置絕緣材料；鐵電閘極結構，設於該基板結構的主動區中的該主動半導體材料上方，該鐵電閘極結構包括閘極電極及鐵電材料層；源極/汲極區，形成於與該鐵電閘極結構對齊的該主動區中；以及接觸區，形成於該鐵電閘極 結構下方的該基礎基板中，該方法包括：向該源極/汲極區施加參考電壓位準Vref；以及將該鐵電材料層暴露於存取電壓降V1；其中，將該鐵電材料暴露於該存取電壓V1包括：向該閘極電極施加閘極電壓位準V2>Vref；以及向該接觸區施加反偏置電壓位準V3<Vref；其中，V1=abs(V2)+abs(V3)，其中，abs(V2)代表V2的絕對值，而abs(V3)代表V3的絕對值。
  18. 如申請專利範圍第17項所述的方法，其中，V2=2V，V3=-3V且Vref=0。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102524806B1 (ko) 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US10319818B2 (en) * 2017-10-30 2019-06-11 International Business Machines Corporation Artificial synapse with hafnium oxide-based ferroelectric layer in CMOS front-end
US10741585B2 (en) * 2018-06-29 2020-08-11 Sandisk Technologies Llc Content addressable memory using threshold-adjustable vertical transistors and methods of forming the same
US10833150B2 (en) * 2018-07-11 2020-11-10 International Business Machines Corporation Fast recrystallization of hafnium or zirconium based oxides in insulator-metal structures
US10903332B2 (en) * 2018-08-22 2021-01-26 International Business Machines Corporation Fully depleted SOI transistor with a buried ferroelectric layer in back-gate
US11139315B2 (en) * 2019-10-31 2021-10-05 Qualcomm Incorporated Ferroelectric transistor
US11289598B2 (en) * 2020-04-15 2022-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors
US11398568B2 (en) * 2020-06-17 2022-07-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Ferroelectric based transistors
US11495660B2 (en) 2020-11-06 2022-11-08 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors with defect prevention structures
US11688457B2 (en) 2020-12-26 2023-06-27 International Business Machines Corporation Using ferroelectric field-effect transistors (FeFETs) as capacitive processing units for in-memory computing
US11723194B2 (en) * 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit read only memory (ROM) structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010012698A1 (en) 1999-08-02 2001-08-09 Symetrix Corporation Metal oxide thin films for high dielectric constant application
US20060099722A1 (en) 2004-11-05 2006-05-11 Hiroyuki Mitsui Ferroelectric memory and its manufacturing method
US8564040B1 (en) 2012-07-11 2013-10-22 International Business Machines Corporation Inversion mode varactor
US20140153312A1 (en) 2012-11-30 2014-06-05 Micron Technology, Inc. Memory cells having ferroelectric materials
US20150311349A1 (en) 2014-04-24 2015-10-29 Micron Technology, Inc. Ferroelectric Field Effect Transistors, Pluralities Of Ferroelectric Field Effect Transistors Arrayed In Row Lines And Column Lines, And Methods Of Forming A Plurality Of Ferroelectric Field Effect Transistors
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3996767B2 (ja) * 1999-06-10 2007-10-24 シメトリックス・コーポレーション 集積回路及び集積回路の形成方法
JP2008085187A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010012698A1 (en) 1999-08-02 2001-08-09 Symetrix Corporation Metal oxide thin films for high dielectric constant application
US20060099722A1 (en) 2004-11-05 2006-05-11 Hiroyuki Mitsui Ferroelectric memory and its manufacturing method
US8564040B1 (en) 2012-07-11 2013-10-22 International Business Machines Corporation Inversion mode varactor
US20140153312A1 (en) 2012-11-30 2014-06-05 Micron Technology, Inc. Memory cells having ferroelectric materials
US20150311349A1 (en) 2014-04-24 2015-10-29 Micron Technology, Inc. Ferroelectric Field Effect Transistors, Pluralities Of Ferroelectric Field Effect Transistors Arrayed In Row Lines And Column Lines, And Methods Of Forming A Plurality Of Ferroelectric Field Effect Transistors
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory

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