KR940012647A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 안정된 특성을 가진 게이트 전극을 제공하는 동시에 게이트 전극을 피복하는 절연막을 콘택트의 개공시에 감소되는 일없이 게이트 셀프얼라인 콘택트(SAC)를 형성하는 것을 목적으로 한다.
반도체 기판(1)에 형성된 폴리실리콘으로 구성된 배선(10)의 게이트전극(3)위에 형성되는 부분에는 폴리실리콘막(5)이 형성되어 있으므로 배선(10)은 이부분에서 두꺼워져 있다. 따라서 배선에 주입되는 불순물이 게이트 전극에 도포되는 것이 방지된다. 또 폴리실리콘 게이트를 가지는 반도체 기판(1)에 게이트 SAC를 형성할 때에 게이트 전극(3)위에 형성한 절연막(4)위에 폴리실리콘막(5)을 형성하여 이 절연막(4)의 오버에칭되는 것을 방지한다.

Description

반도체 집적 회로 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예의 반도체 장치의 단면도.
제2도는 제1 실시예의 반도체 장치의 제조 공정 단면도.
제3도는 제1 실시예의 반도체 장치의 제조 공정 단면도.
제4도는 제1 실시예의 반도체 장치의 제조 공정 단면도.
제5도는 제1 실시예의 반도체 장치의 제조 공정 단면도.
제6도는 제1 실시예의 반도체 장치의 제조 공정 단면도.
제7도는 제1 실시예의 반도체 장치의 제조 공정 단면도.
제8도는 제1 실시예의 반도체 장치의 제조 공정 단면도.
제9도는 제1 실시예의 반도체 장치의 제조 공정 단면도.

Claims (7)

  1. 반도체 기판(1)과, 상기 반도체 기판상에 형성된 게이트 산화막(2)과, 상기 게이트 산화막 위에 형성된 적어도 다결정 실리콘막 또는 아몰퍼스 실리콘막을 포함하는 게이트 전극(3;31, 32)과, 상기 게이트 전극상에 형성된 제1 절연막(4)과, 상기 제1 절연막상에 형성된 다결정 실리콘막(5) 또는 아몰퍼스 실리콘막과, 상기 제1 절연막상에 형성된 다결정 실리콘막 또는 아몰퍼스 실리콘막의 표면이 노출하도록 상기 반도체 기판상에 형성되고, 그 두께가 상기 게이트 전극과 상기 제1 절연막과 상기 제1절연막 상에 형성된 다결정 실리콘막 또는 아몰퍼스 실리콘막의 두께의 합계와 거의 동일하고, 또 표면이 평탄화된 제2 절연막(8)과, 상기 제2 절연막에 형성되고, 그 측벽의 일부가 상기 게이트 전극, 상기 제1 절연막 및 이 절연막상의 상기 다결정 실리콘막 또는 아몰퍼스 실리콘막으로 구성되는 적층체의 측벽의 일부인 콘택트 구멍(25)과, 최소한 다결정 실리콘막 또는 아몰퍼스 실리콘막을 구비하고, 이 다결정 실리콘막 또는 아몰퍼스 실리콘막을 구비하고, 이 다결정 실리콘막 또는 아몰퍼스 실리콘막에 접촉되고, 또 상기 제2 절연막상 및 상기 콘택트 구멍내에 배치된 배선(10;101, 102)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 게이트 전극, 상기 제1 절연막 및 이 절연막상의 상기 다결정 실리콘막 또는 아몰퍼스 실리콘막으로 구성되는 상기 적층체는 최소한 2개 형성되고, 상기 콘택트 구멍은 상기 적층체 간에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 콘택트 구멍내의 상기 적층체에는 절연측벽(26)이 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 게이트 전극의 상기 다결정 실리콘막 또는 아몰퍼스 실리콘막 및 상기 배선의 상기 다결정 실리콘막 또는 아몰퍼스 실리콘막에는 불순물이 이온 주입되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 반도체 기판상에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막상에 제2 도전막을 형성하는 공정과, 상기 제2 도전막, 상기 제1 절연막 및 상기 제1 도전막을 에칭하여 상기 제1 절연막 및 상기 제2 도전막에 피복된 제1 도전막의 게이트 전극을 형성하는 공정과, 상기 제2 도전막을 피복하도록 상기 반도체 기판 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막의 표면을 상기 제2 도전막이 노출될 때까지 제거하여 그 표면을 평탄화하는 공정과, 상기 제2 절연막이 제거안된 부분의 소정의 영역을, 일부를 상기 게이트 전극을 마스크로 하여 에칭하고, 자기 정합적으로 콘택트 구멍을 형성하여 상기 반도체 기판 표면을 노출시키는 공정과, 상기 제2 도전막상, 상기 제2 절연막상 및 상기 콘택트 구멍내에 상기 반도체 기판에 접촉하는 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제5항에 있어서, 상기 게이트 전극, 상기 제1 절연막 및 이 제2 도전막으로 구성되는 적층체의 측면에 절연측벽을 형성하는 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제5항에 있어서, 상기 제2 절연막의 제거가 안된 부분의 소정의 영역을 상기 게이트 전극을 마스크로 하여 에칭하고, 자기 정합적으로 콘택트 구멍을 형성하여 상기 반도체 기판 표면을 노출시키는 공정에 있어서, 상기 제2 절연막을 상기 콘택트 구멍의 측면에 남겨두고 절연 측벽을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283612A (ja) * 1993-03-26 1994-10-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
US6281562B1 (en) * 1995-07-27 2001-08-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device which reduces the minimum distance requirements between active areas
JP3093620B2 (ja) * 1995-10-19 2000-10-03 日本電気株式会社 半導体装置の製造方法
US5960304A (en) * 1996-05-20 1999-09-28 Texas Instruments Incorporated Method for forming a contact to a substrate
US6207543B1 (en) * 1997-06-30 2001-03-27 Vlsi Technology, Inc. Metallization technique for gate electrodes and local interconnects
JP3384714B2 (ja) 1997-07-16 2003-03-10 富士通株式会社 半導体装置およびその製造方法
JP2000200838A (ja) * 1998-10-30 2000-07-18 Seiko Epson Corp 半導体記憶装置およびその製造方法
US6682999B1 (en) * 1999-10-22 2004-01-27 Agere Systems Inc. Semiconductor device having multilevel interconnections and method of manufacture thereof
JP4236778B2 (ja) * 1999-11-01 2009-03-11 株式会社ルネサステクノロジ 半導体装置
JP3759367B2 (ja) * 2000-02-29 2006-03-22 沖電気工業株式会社 半導体装置およびその製造方法
US6576507B1 (en) * 2000-11-14 2003-06-10 International Business Machines Corporation Selectively removable filler layer for BiCMOS process
US6426247B1 (en) * 2001-01-17 2002-07-30 International Business Machines Corporation Low bitline capacitance structure and method of making same
US6803315B2 (en) * 2002-08-05 2004-10-12 International Business Machines Corporation Method for blocking implants from the gate of an electronic device via planarizing films
JP2004273835A (ja) * 2003-03-10 2004-09-30 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920007787B1 (ko) * 1987-06-09 1992-09-17 세이꼬 엡슨 가부시끼가이샤 반도체 장치 및 그 제조방법
JPH0230124A (ja) * 1988-07-20 1990-01-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH073825B2 (ja) * 1988-11-17 1995-01-18 株式会社東芝 半導体集積回路およびその製造方法
JPH0783066B2 (ja) * 1989-08-11 1995-09-06 株式会社東芝 半導体装置の製造方法
US5215933A (en) * 1990-05-11 1993-06-01 Kabushiki Kaisha Toshiba Method of manufacturing nonvolatile semiconductor memory device
US5037777A (en) * 1990-07-02 1991-08-06 Motorola Inc. Method for forming a multi-layer semiconductor device using selective planarization
US5270240A (en) * 1991-07-10 1993-12-14 Micron Semiconductor, Inc. Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines
DE69222390T2 (de) * 1991-10-31 1998-03-19 Sgs Thomson Microelectronics Herstellungsverfahren eines selbstjustierenden Kontakts
US5200358A (en) * 1991-11-15 1993-04-06 At&T Bell Laboratories Integrated circuit with planar dielectric layer

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US5518961A (en) 1996-05-21
KR0139772B1 (ko) 1998-06-01
JPH06151736A (ja) 1994-05-31
US5397910A (en) 1995-03-14
JP2925416B2 (ja) 1999-07-28

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