JP2004273835A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000001257 hydrogen Substances 0.000 claims abstract description 21
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 21
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000007789 gas Substances 0.000 claims abstract description 15
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 24
- 238000004528 spin coating Methods 0.000 claims description 10
- 230000015654 memory Effects 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 3
- 239000002184 metal Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 14
- 238000002161 passivation Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- LXEXBJXDGVGRAR-UHFFFAOYSA-N trichloro(trichlorosilyl)silane Chemical compound Cl[Si](Cl)(Cl)[Si](Cl)(Cl)Cl LXEXBJXDGVGRAR-UHFFFAOYSA-N 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000001678 elastic recoil detection analysis Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
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Abstract
【課題】トランジスタを稼動させるしきい値の変動を抑制する。
【解決手段】半導体装置の製造方法は、配線層１０を形成する工程と、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、配線層１０上に第１の絶縁膜２０を形成する工程とを具備する。
【選択図】 図４
【解決手段】半導体装置の製造方法は、配線層１０を形成する工程と、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、配線層１０上に第１の絶縁膜２０を形成する工程とを具備する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ及びＮＯＲのような不揮発性メモリでは、データの繰り返しの読み書きに際し、トランジスタを稼動させるしきい値Ｖｔｈが変動してしまう問題がある。この問題は、素子の微細化に伴い顕在化し、さらに、ゲート絶縁膜の膜厚が８０Å以下の場合に顕著に起こりやすくなる。
【０００３】
そこで、この問題に対して、従来では、パッシベーション膜を用いた積層構造が採用されている。この積層構造は、図１４に示すように、上層のメタル配線（例えばＡｌ−０．５ａｔ％Ｃｕ）５０上にＰｌａｓｍａ−ｅｎｈａｎｃｅｄ−ＳｉＯＮ膜５１が形成され、このＳｉＯＮ膜５１上にＰｌａｓｍａ−ｅｎｈａｎｃｅｄ−ＳｉＮ膜５２が形成されている。ここで、ＳｉＮ膜５２は吸湿の対策として用いられ、ＳｉＯＮ膜５１はＳｉＮ膜５２が有する水素を遮蔽するために用いられている。
【０００４】
図１５は、パッシベーション膜がある構造のΔＶｔｈシフト量と、パッシベーション膜がない構造のΔＶｔｈシフト量とを比較したデータを示す。ここで、パッシベーション膜がある構造とは、上記図１４に示すＳｉＮ膜５２とＳｉＯＮ膜５１とを積層した構造を意味する。図１５に示すように、パッシベーション膜がある構造の方が、パッシベーション膜がない構造よりも、ΔＶｔｈシフト量が顕著であることがわかる。
【０００５】
【発明が解決しようとする課題】
以上のように、従来技術では、パッシベーション膜を有する積層構造であっても、データの読み書きを繰り返す素子におけるΔＶｔｈのシフトを本質的に抑えることはできなかった。
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、トランジスタを稼動させるしきい値の変動を抑制することが可能な半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００８】
本発明の第１の視点による半導体装置の製造方法は、配線層を形成する工程と、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、前記配線層上に第１の絶縁膜を形成する工程とを具備する。
【０００９】
本発明の第２の視点による半導体装置は、配線層と、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で前記配線層上に形成された第１の絶縁膜とを具備する。
【００１０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
上述するように、従来技術では、パッシベーション膜を有する積層構造であっても、データの読み書きを繰り返す素子におけるしきい値ΔＶｔｈのシフトを、本質的に抑えることはできない。
【００１２】
そこで、根本的な原因を検討したところ、水素プラズマがΔＶｔｈシフトの原因となっていることが分かった。この点について、図１乃至図３を用いて、以下に具体的に説明する。
【００１３】
まず、ΔＶｔｈシフトの原因の追求では、フラッシュメモリにおける４つの信号波形（００波形、０１波形、１０波形、１１波形）のうち“０１波形”を例にあげ、この“０１波形”の裾の部分における任意のしきい値Ｘ（図１参照）が種々の条件によってどれだけ変動するかを実験する。ここで、“０１波形”においてしきい値Ｘを選んだのは、“０１波形”の裾の部分のしきい値が最も変動するからである。
【００１４】
この実験では、ＮＡＮＤ型の素子を用いる。そして、水素を含んだガス中でプラズマを立てた雰囲気に、この素子をさらし、そのデータリテンション特性の劣化を見る。この際、並行平板の対抗電極を有するチャンバー内にて、Ｎ２／Ｈ２を流し、その中でＲＦプラズマを立てる。このとき、Ｈ２／Ｎ２＝４００／１００ｓｃｃｍ、圧力を１〜１．５Ｔｏｒｒ程度とし、７５０ＷのＲＦパワーを用いるとプラズマを形成することができる。
【００１５】
図２は、上記実験の結果を示す。図２の横軸において、「Ｂｅｆｏｒｅ Ｗ／Ｅ」とはデータの書き込み／消去前を意味し、「Ａｆｔｅｒ Ｗ／Ｅ」とはデータの書き込み／消去後を意味し、「Ａｆｔｅｒ Ｂａｋｅ １５０℃、２ｈ」とは１５０℃、２時間でベークを行った後を意味する。尚、図２の縦軸におけるマイナス表示は、図１のしきい値Ｘが左側にずれることを示している。
【００１６】
図２に示すように、水素プラズマ、リファレンス、窒素プラズマ、窒素アニールのそれぞれを行った結果、水素プラズマに素子をさらした場合、ベーク後に素子のΔＶｔｈシフト量が大幅に増加している。
【００１７】
図３は、図２のΔＶｔｈシフト量とＨ２／Ｎ２の割合との関係を示す図である。図３に示すように、ｌｏｇ（Ｈ２（％））が−２以上になると、ΔＶｔｈシフト量が増加している。ここで、ｌｏｇ（Ｈ２（％））＝−２は、プラズマ状態中のＨ２が全成分の１％であることを意味している。つまり、Ｈ２プラズマに素子がさらされることでΔＶｔｈのシフトが生じ、この時、プラズマ状態中のＨ２は全成分の１％以上であると言える。
【００１８】
以上のことから、Ｈ２、又は絶縁膜形成におけるＳｉＨ４（ＳｉＨ４は例えば分解してＨ２とＳｉＨ２になる）やＮＨ３等のＨを含むガスのプラズマ状態については、Ｈ２又はＳｉＨ４が全成分の１％以下であれば、ΔＶｔｈシフトは抑制できる。従って、Ｈ２又はＳｉＨ４がガスの総流量に対して１％以下になるような流量比で例えばＳｉＯＮ膜のようなプラズマ絶縁膜を成膜することで、上述した素子のデータリテンション特性の劣化を防ぐことができる。尚、この時、素子のゲート絶縁膜の膜厚が８０Å以下の場合、顕著にその傾向が現れる。
【００１９】
ここで、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で絶縁膜を形成した場合、この絶縁膜をＳＩＭＳ分析で調べると、水素が含まれていない膜であることが分かる。このことは、１０００Å乃至２０００Å程度の膜厚で１ｃｍ平方程度の解析面積があれば、ＨＦＳ（Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）法による分析でも調査は可能である。
【００２０】
上記第１の実施形態によれば、ＮＡＮＤ及びＮＯＲのような不揮発性メモリではデータの繰り返しの読み書きにおいて、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）のような、水素が含まれたプラズマ状態の環境に素子がさらされない工程で、素子を形成することにより、トランジスタを稼動させるためのしきい値Ｖｔｈの変動を抑制することができる。従って、第１の実施形態を適用して形成された素子は、データ読み書きの繰り返しによるＶｔｈシフト量を、従来と比べて、１０倍程度改善できる。
【００２１】
尚、第１の実施形態は、不揮発性メモリ全般に対し有効であると考えられる。即ち、ＮＡＮＤやＮＯＲのような不揮発性メモリだけでなく、素子中に水素にさらされるとその特性が劣化すると考えられる、高誘電体酸化物を有する強誘電体メモリ（ＦｅＲＡＭ）や、高誘電体のトンネル障壁膜を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）などの素子においても、第１の実施形態を適用することは有効である。
【００２２】
［第２の実施形態］
第２の実施形態は、プラズマを一切使わないスピンコート（塗布膜形成）法を用いて絶縁膜を形成する例である。
【００２３】
図４は、本発明の第２の実施形態に係る半導体装置の断面図を示す。図４に示すように、絶縁膜１１上にメタル配線（例えばＡｌ−０．５ａｔ％Ｃｕ）１０が形成される。次に、スピンコート法を用いて、メタル配線１０上に、絶縁膜としてＳＯＧ膜２０を形成する。具体的には、弗化ポリアリルエーテルやＢＣＢ，サイトップやＭＳＱといった材料を用いてスピンコートで塗布し、８０℃で１ｍｉｎ、２００℃で１ｍｉｎ、４５０℃で３０ｍｉｎの順でベーク処理を行う。
【００２４】
上記第２の実施形態によれば、Ｈ２プラズマに素子がさらされることなくＳＯＧ膜２０を形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００２５】
さらに、第２の実施形態では、絶縁膜の形成にあたりスピンコート法を用いることで、配線間の狭いスペースであっても、ボイドを発生させることなく、絶縁膜を埋め込むことができる。
【００２６】
また、スピンコート法による成膜では、プラズマを一切用いていないため、静電ダメージをトランジスタに与えないという効果も有する。
【００２７】
［第３の実施形態］
第３の実施形態では、絶縁膜の形成の際、１％以下のＨ２プラズマ中でスパッタ法を用いる場合や、プラズマを一切使わない熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いる場合を説明する。
【００２８】
図５は、本発明の第３の実施形態に係る半導体装置の断面図を示す。図５に示すように、１ａｔ％以下のＨ２プラズマ中で、スパッタ法を用いて、メタル配線１０上に絶縁膜としてスパッタＳｉＯ２膜３０を形成する。
【００２９】
図６は、本発明の第３の実施形態に係る他の半導体装置の断面図を示す。図６に示すように、熱ＣＶＤ法を用いて、メタル配線１０上に絶縁膜として熱ＣＶＤ膜３１を形成する。この熱ＣＶＤ膜３１は、例えば、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を１１００〜１５００ｓｃｃｍ、Ｏ３を４０００〜６０００ｓｃｃｍ、Ｎ２を８０００〜１２０００ｓｃｃｍの割合にし、４１０℃の低温で形成できる。
【００３０】
尚、熱ＣＶＤ膜３１として、例えばＨＣＤ−ＳｉＮ膜を形成することも可能である。ここで、ＨＣＤ−ＳｉＮ膜は、ＨＣＤ（ヘキサクロロジシラン）を用いると、その活性化エネルギーの低さにより、４５０℃の低温においても形成できる。また、ＨＣＤ−ＳｉＮ膜は、ＮＨ３の還元で、すなわち、０．５〜１Ｔｏｒｒ、ＨＣＤ／ＮＨ３＝１０ｓｃｃｍ／１０００ｓｃｃｍの割合で、形成する。
【００３１】
上記第３の実施形態によれば、Ｈ２プラズマに素子がさらされることなくスパッタＳｉＯ２膜３０や熱ＣＶＤ膜３１を形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００３２】
さらに、スパッタ法による成膜では、低温成膜が可能であるため、トランジスタの熱履歴的ダメージを与えることなく素子を形成できる。
【００３３】
また、熱ＣＶＤ法による成膜では、プラズマを一切用いていないため、静電ダメージをトランジスタに与えないという効果も有する。
【００３４】
［第４の実施形態］
第４の実施形態は、第２及び第３の実施形態で形成した絶縁膜を組み合わせた例である。
【００３５】
図７は、本発明の第４の実施形態に係る半導体装置の断面図を示す。図７に示すように、スピンコート法を用いて、メタル配線１０上に、低誘電率膜（比誘電率が例えば４．０以下の膜）であるＳＯＧ膜２０を形成する。その後、熱ＣＶＤ法を用いて、ＳＯＧ膜２０上にＨＣＤ−ＳｉＮ膜３１ａを形成する。
【００３６】
図８は、本発明の第４の実施形態に係る他の半導体装置の断面図を示す。図８に示すように、４１０℃の低温で熱ＣＶＤ法を用いて、メタル配線１０上に、ＴＥＯＳ−Ｏ３−ＣＶＤ膜３１ｂを形成する。その後、熱ＣＶＤ法を用いて、ＴＥＯＳ−Ｏ３−ＣＶＤ膜３１ｂ上にＨＣＤ−ＳｉＮ膜３１ａを形成する。
【００３７】
上記第４の実施形態によれば、Ｈ２プラズマに素子がさらされることなくＳＯＧ膜２０、ＨＣＤ−ＳｉＮ膜３１ａ及びＴＥＯＳ−Ｏ３−ＣＶＤ膜３１ｂを積層して形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００３８】
さらに、第４の実施形態では、絶縁膜を積層することで、耐湿性を兼ね備えたパッシベーション膜を形成できる。
【００３９】
また、低誘電率のＳＯＧ膜を用いることで、素子の高速化を図ることができる。
【００４０】
［第５の実施形態］
第５の実施形態は、上記実施形態のようにＨ２プラズマに素子がさらされることなく配線上に絶縁膜を形成し、さらに上層配線へのコンタクトを設けた場合の有効な積層構造及び方法について説明する。
【００４１】
図９乃至図１３は、本発明の第５の実施形態に係る半導体装置の製造工程の各断面図を示す。
【００４２】
まず、図９に示すように、絶縁膜１１上にメタル配線１０が形成される。次に、メタル配線１０上に例えばＴＥＯＳ膜のような第１の絶縁膜４１が形成される。次に、第１の絶縁膜４１上にＳＯＧ膜又は熱ＣＶＤ膜（例えばＴＥＯＳ−Ｏ３−ＣＶＤ膜）の第２の絶縁膜４２が形成される。ここで、第２の絶縁膜４２が、ＳＯＧ膜の場合はスピンコート法を用いて形成され、ＴＥＯＳ−Ｏ３−ＣＶＤ膜の場合は熱ＣＶＤ法を用いて形成される。
【００４３】
次に、図１０に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を用いて、メタル配線１０上の第１の絶縁膜４１の上面の一部が露出するまで、第２の絶縁膜４２が平坦化される。
【００４４】
次に、図１１に示すように、第１及び第２の絶縁膜４１，４２上に、例えばＴＥＯＳ膜などの第３の絶縁膜４３が形成される。
【００４５】
次に、図１２に示すように、第２及び第３の絶縁膜４２，４３が除去され、コンタクトホール４４が形成される。
【００４６】
次に、図１３に示すように、コンタクトホール４４内に金属膜が形成され、第１及び第３の絶縁膜４１，４３を貫通してメタル配線１０に接続するコンタクト４５が形成される。このコンタクト４５には、第１及び第３の絶縁膜４１，４３は接しているが、第２の絶縁膜４２は接しない。
【００４７】
上記第５の実施形態によれば、Ｈ２プラズマに素子がさらされることなく第１乃至第３の絶縁膜４１，４２，４３を形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００４８】
さらに、メタル配線１０上には、ＳＯＧ膜又は熱ＣＶＤ膜（第２の絶縁膜）４２を直接形成せずに、第１の絶縁膜４１を形成して第２の絶縁膜４２を形成している。このため、ＳＯＧ膜又は熱ＣＶＤ膜（第２の絶縁膜）４２は、コンタクトホール４４の形成時に露出されることがない。従って、ＳＯＧ膜又は熱ＣＶＤ膜（第２の絶縁膜）４２に水分が侵入することを防止することができる。
【００４９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５０】
【発明の効果】
以上説明したように本発明によれば、トランジスタを稼動させるしきい値の変動を抑制することが可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる０１波形を示す図。
【図２】本発明の第１の実施形態に係わるしきい値シフト量を示す図。
【図３】本発明の第１の実施形態に係わるΔＶｔｈのＨ２濃度の依存性を示す図。
【図４】本発明の第２の実施形態に係わるＳＯＧ膜を備えた半導体装置を示す断面図。
【図５】本発明の第３の実施形態に係わるスパッタＳｉＯ２膜を備えた半導体装置を示す断面図。
【図６】本発明の第３の実施形態に係わる熱ＣＶＤ膜を備えた半導体装置を示す断面図。
【図７】本発明の第４の実施形態に係わるＳＯＧ膜／ＨＣＤ−ＳｉＮ膜を備えた半導体装置を示す断面図。
【図８】本発明の第４の実施形態に係わるＴＥＯＳ−Ｏ３−ＣＶＤ膜／ＨＣＤ−ＳｉＮ膜を備えた半導体装置を示す断面図。
【図９】本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】従来技術によるパッシベーション膜を有する半導体装置を示す断面図。
【図１５】従来技術によるパッシベーション膜の有無におけるΔＶｔｈシフト量を示す図。
【符号の説明】
１０…メタル配線、１１，４１，４２，４３…絶縁膜、２０…ＳＯＧ膜、３０…スパッタＳｉＯ２膜、３１…熱ＣＶＤ膜、３１ａ…ＨＣＤ−ＳｉＮ膜、３１ｂ…ＴＥＯＳ−Ｏ３−ＣＶＤ膜、４４…コンタクトホール、４５…コンタクト。
【発明の属する技術分野】
本発明は、不揮発性の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ及びＮＯＲのような不揮発性メモリでは、データの繰り返しの読み書きに際し、トランジスタを稼動させるしきい値Ｖｔｈが変動してしまう問題がある。この問題は、素子の微細化に伴い顕在化し、さらに、ゲート絶縁膜の膜厚が８０Å以下の場合に顕著に起こりやすくなる。
【０００３】
そこで、この問題に対して、従来では、パッシベーション膜を用いた積層構造が採用されている。この積層構造は、図１４に示すように、上層のメタル配線（例えばＡｌ−０．５ａｔ％Ｃｕ）５０上にＰｌａｓｍａ−ｅｎｈａｎｃｅｄ−ＳｉＯＮ膜５１が形成され、このＳｉＯＮ膜５１上にＰｌａｓｍａ−ｅｎｈａｎｃｅｄ−ＳｉＮ膜５２が形成されている。ここで、ＳｉＮ膜５２は吸湿の対策として用いられ、ＳｉＯＮ膜５１はＳｉＮ膜５２が有する水素を遮蔽するために用いられている。
【０００４】
図１５は、パッシベーション膜がある構造のΔＶｔｈシフト量と、パッシベーション膜がない構造のΔＶｔｈシフト量とを比較したデータを示す。ここで、パッシベーション膜がある構造とは、上記図１４に示すＳｉＮ膜５２とＳｉＯＮ膜５１とを積層した構造を意味する。図１５に示すように、パッシベーション膜がある構造の方が、パッシベーション膜がない構造よりも、ΔＶｔｈシフト量が顕著であることがわかる。
【０００５】
【発明が解決しようとする課題】
以上のように、従来技術では、パッシベーション膜を有する積層構造であっても、データの読み書きを繰り返す素子におけるΔＶｔｈのシフトを本質的に抑えることはできなかった。
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、トランジスタを稼動させるしきい値の変動を抑制することが可能な半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００８】
本発明の第１の視点による半導体装置の製造方法は、配線層を形成する工程と、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、前記配線層上に第１の絶縁膜を形成する工程とを具備する。
【０００９】
本発明の第２の視点による半導体装置は、配線層と、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で前記配線層上に形成された第１の絶縁膜とを具備する。
【００１０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
上述するように、従来技術では、パッシベーション膜を有する積層構造であっても、データの読み書きを繰り返す素子におけるしきい値ΔＶｔｈのシフトを、本質的に抑えることはできない。
【００１２】
そこで、根本的な原因を検討したところ、水素プラズマがΔＶｔｈシフトの原因となっていることが分かった。この点について、図１乃至図３を用いて、以下に具体的に説明する。
【００１３】
まず、ΔＶｔｈシフトの原因の追求では、フラッシュメモリにおける４つの信号波形（００波形、０１波形、１０波形、１１波形）のうち“０１波形”を例にあげ、この“０１波形”の裾の部分における任意のしきい値Ｘ（図１参照）が種々の条件によってどれだけ変動するかを実験する。ここで、“０１波形”においてしきい値Ｘを選んだのは、“０１波形”の裾の部分のしきい値が最も変動するからである。
【００１４】
この実験では、ＮＡＮＤ型の素子を用いる。そして、水素を含んだガス中でプラズマを立てた雰囲気に、この素子をさらし、そのデータリテンション特性の劣化を見る。この際、並行平板の対抗電極を有するチャンバー内にて、Ｎ２／Ｈ２を流し、その中でＲＦプラズマを立てる。このとき、Ｈ２／Ｎ２＝４００／１００ｓｃｃｍ、圧力を１〜１．５Ｔｏｒｒ程度とし、７５０ＷのＲＦパワーを用いるとプラズマを形成することができる。
【００１５】
図２は、上記実験の結果を示す。図２の横軸において、「Ｂｅｆｏｒｅ Ｗ／Ｅ」とはデータの書き込み／消去前を意味し、「Ａｆｔｅｒ Ｗ／Ｅ」とはデータの書き込み／消去後を意味し、「Ａｆｔｅｒ Ｂａｋｅ １５０℃、２ｈ」とは１５０℃、２時間でベークを行った後を意味する。尚、図２の縦軸におけるマイナス表示は、図１のしきい値Ｘが左側にずれることを示している。
【００１６】
図２に示すように、水素プラズマ、リファレンス、窒素プラズマ、窒素アニールのそれぞれを行った結果、水素プラズマに素子をさらした場合、ベーク後に素子のΔＶｔｈシフト量が大幅に増加している。
【００１７】
図３は、図２のΔＶｔｈシフト量とＨ２／Ｎ２の割合との関係を示す図である。図３に示すように、ｌｏｇ（Ｈ２（％））が−２以上になると、ΔＶｔｈシフト量が増加している。ここで、ｌｏｇ（Ｈ２（％））＝−２は、プラズマ状態中のＨ２が全成分の１％であることを意味している。つまり、Ｈ２プラズマに素子がさらされることでΔＶｔｈのシフトが生じ、この時、プラズマ状態中のＨ２は全成分の１％以上であると言える。
【００１８】
以上のことから、Ｈ２、又は絶縁膜形成におけるＳｉＨ４（ＳｉＨ４は例えば分解してＨ２とＳｉＨ２になる）やＮＨ３等のＨを含むガスのプラズマ状態については、Ｈ２又はＳｉＨ４が全成分の１％以下であれば、ΔＶｔｈシフトは抑制できる。従って、Ｈ２又はＳｉＨ４がガスの総流量に対して１％以下になるような流量比で例えばＳｉＯＮ膜のようなプラズマ絶縁膜を成膜することで、上述した素子のデータリテンション特性の劣化を防ぐことができる。尚、この時、素子のゲート絶縁膜の膜厚が８０Å以下の場合、顕著にその傾向が現れる。
【００１９】
ここで、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で絶縁膜を形成した場合、この絶縁膜をＳＩＭＳ分析で調べると、水素が含まれていない膜であることが分かる。このことは、１０００Å乃至２０００Å程度の膜厚で１ｃｍ平方程度の解析面積があれば、ＨＦＳ（Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）法による分析でも調査は可能である。
【００２０】
上記第１の実施形態によれば、ＮＡＮＤ及びＮＯＲのような不揮発性メモリではデータの繰り返しの読み書きにおいて、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）のような、水素が含まれたプラズマ状態の環境に素子がさらされない工程で、素子を形成することにより、トランジスタを稼動させるためのしきい値Ｖｔｈの変動を抑制することができる。従って、第１の実施形態を適用して形成された素子は、データ読み書きの繰り返しによるＶｔｈシフト量を、従来と比べて、１０倍程度改善できる。
【００２１】
尚、第１の実施形態は、不揮発性メモリ全般に対し有効であると考えられる。即ち、ＮＡＮＤやＮＯＲのような不揮発性メモリだけでなく、素子中に水素にさらされるとその特性が劣化すると考えられる、高誘電体酸化物を有する強誘電体メモリ（ＦｅＲＡＭ）や、高誘電体のトンネル障壁膜を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）などの素子においても、第１の実施形態を適用することは有効である。
【００２２】
［第２の実施形態］
第２の実施形態は、プラズマを一切使わないスピンコート（塗布膜形成）法を用いて絶縁膜を形成する例である。
【００２３】
図４は、本発明の第２の実施形態に係る半導体装置の断面図を示す。図４に示すように、絶縁膜１１上にメタル配線（例えばＡｌ−０．５ａｔ％Ｃｕ）１０が形成される。次に、スピンコート法を用いて、メタル配線１０上に、絶縁膜としてＳＯＧ膜２０を形成する。具体的には、弗化ポリアリルエーテルやＢＣＢ，サイトップやＭＳＱといった材料を用いてスピンコートで塗布し、８０℃で１ｍｉｎ、２００℃で１ｍｉｎ、４５０℃で３０ｍｉｎの順でベーク処理を行う。
【００２４】
上記第２の実施形態によれば、Ｈ２プラズマに素子がさらされることなくＳＯＧ膜２０を形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００２５】
さらに、第２の実施形態では、絶縁膜の形成にあたりスピンコート法を用いることで、配線間の狭いスペースであっても、ボイドを発生させることなく、絶縁膜を埋め込むことができる。
【００２６】
また、スピンコート法による成膜では、プラズマを一切用いていないため、静電ダメージをトランジスタに与えないという効果も有する。
【００２７】
［第３の実施形態］
第３の実施形態では、絶縁膜の形成の際、１％以下のＨ２プラズマ中でスパッタ法を用いる場合や、プラズマを一切使わない熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いる場合を説明する。
【００２８】
図５は、本発明の第３の実施形態に係る半導体装置の断面図を示す。図５に示すように、１ａｔ％以下のＨ２プラズマ中で、スパッタ法を用いて、メタル配線１０上に絶縁膜としてスパッタＳｉＯ２膜３０を形成する。
【００２９】
図６は、本発明の第３の実施形態に係る他の半導体装置の断面図を示す。図６に示すように、熱ＣＶＤ法を用いて、メタル配線１０上に絶縁膜として熱ＣＶＤ膜３１を形成する。この熱ＣＶＤ膜３１は、例えば、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を１１００〜１５００ｓｃｃｍ、Ｏ３を４０００〜６０００ｓｃｃｍ、Ｎ２を８０００〜１２０００ｓｃｃｍの割合にし、４１０℃の低温で形成できる。
【００３０】
尚、熱ＣＶＤ膜３１として、例えばＨＣＤ−ＳｉＮ膜を形成することも可能である。ここで、ＨＣＤ−ＳｉＮ膜は、ＨＣＤ（ヘキサクロロジシラン）を用いると、その活性化エネルギーの低さにより、４５０℃の低温においても形成できる。また、ＨＣＤ−ＳｉＮ膜は、ＮＨ３の還元で、すなわち、０．５〜１Ｔｏｒｒ、ＨＣＤ／ＮＨ３＝１０ｓｃｃｍ／１０００ｓｃｃｍの割合で、形成する。
【００３１】
上記第３の実施形態によれば、Ｈ２プラズマに素子がさらされることなくスパッタＳｉＯ２膜３０や熱ＣＶＤ膜３１を形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００３２】
さらに、スパッタ法による成膜では、低温成膜が可能であるため、トランジスタの熱履歴的ダメージを与えることなく素子を形成できる。
【００３３】
また、熱ＣＶＤ法による成膜では、プラズマを一切用いていないため、静電ダメージをトランジスタに与えないという効果も有する。
【００３４】
［第４の実施形態］
第４の実施形態は、第２及び第３の実施形態で形成した絶縁膜を組み合わせた例である。
【００３５】
図７は、本発明の第４の実施形態に係る半導体装置の断面図を示す。図７に示すように、スピンコート法を用いて、メタル配線１０上に、低誘電率膜（比誘電率が例えば４．０以下の膜）であるＳＯＧ膜２０を形成する。その後、熱ＣＶＤ法を用いて、ＳＯＧ膜２０上にＨＣＤ−ＳｉＮ膜３１ａを形成する。
【００３６】
図８は、本発明の第４の実施形態に係る他の半導体装置の断面図を示す。図８に示すように、４１０℃の低温で熱ＣＶＤ法を用いて、メタル配線１０上に、ＴＥＯＳ−Ｏ３−ＣＶＤ膜３１ｂを形成する。その後、熱ＣＶＤ法を用いて、ＴＥＯＳ−Ｏ３−ＣＶＤ膜３１ｂ上にＨＣＤ−ＳｉＮ膜３１ａを形成する。
【００３７】
上記第４の実施形態によれば、Ｈ２プラズマに素子がさらされることなくＳＯＧ膜２０、ＨＣＤ−ＳｉＮ膜３１ａ及びＴＥＯＳ−Ｏ３−ＣＶＤ膜３１ｂを積層して形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００３８】
さらに、第４の実施形態では、絶縁膜を積層することで、耐湿性を兼ね備えたパッシベーション膜を形成できる。
【００３９】
また、低誘電率のＳＯＧ膜を用いることで、素子の高速化を図ることができる。
【００４０】
［第５の実施形態］
第５の実施形態は、上記実施形態のようにＨ２プラズマに素子がさらされることなく配線上に絶縁膜を形成し、さらに上層配線へのコンタクトを設けた場合の有効な積層構造及び方法について説明する。
【００４１】
図９乃至図１３は、本発明の第５の実施形態に係る半導体装置の製造工程の各断面図を示す。
【００４２】
まず、図９に示すように、絶縁膜１１上にメタル配線１０が形成される。次に、メタル配線１０上に例えばＴＥＯＳ膜のような第１の絶縁膜４１が形成される。次に、第１の絶縁膜４１上にＳＯＧ膜又は熱ＣＶＤ膜（例えばＴＥＯＳ−Ｏ３−ＣＶＤ膜）の第２の絶縁膜４２が形成される。ここで、第２の絶縁膜４２が、ＳＯＧ膜の場合はスピンコート法を用いて形成され、ＴＥＯＳ−Ｏ３−ＣＶＤ膜の場合は熱ＣＶＤ法を用いて形成される。
【００４３】
次に、図１０に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を用いて、メタル配線１０上の第１の絶縁膜４１の上面の一部が露出するまで、第２の絶縁膜４２が平坦化される。
【００４４】
次に、図１１に示すように、第１及び第２の絶縁膜４１，４２上に、例えばＴＥＯＳ膜などの第３の絶縁膜４３が形成される。
【００４５】
次に、図１２に示すように、第２及び第３の絶縁膜４２，４３が除去され、コンタクトホール４４が形成される。
【００４６】
次に、図１３に示すように、コンタクトホール４４内に金属膜が形成され、第１及び第３の絶縁膜４１，４３を貫通してメタル配線１０に接続するコンタクト４５が形成される。このコンタクト４５には、第１及び第３の絶縁膜４１，４３は接しているが、第２の絶縁膜４２は接しない。
【００４７】
上記第５の実施形態によれば、Ｈ２プラズマに素子がさらされることなく第１乃至第３の絶縁膜４１，４２，４３を形成するため、第１の実施形態と同様、トランジスタを稼動させるしきい値の変動を抑制することができる。
【００４８】
さらに、メタル配線１０上には、ＳＯＧ膜又は熱ＣＶＤ膜（第２の絶縁膜）４２を直接形成せずに、第１の絶縁膜４１を形成して第２の絶縁膜４２を形成している。このため、ＳＯＧ膜又は熱ＣＶＤ膜（第２の絶縁膜）４２は、コンタクトホール４４の形成時に露出されることがない。従って、ＳＯＧ膜又は熱ＣＶＤ膜（第２の絶縁膜）４２に水分が侵入することを防止することができる。
【００４９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５０】
【発明の効果】
以上説明したように本発明によれば、トランジスタを稼動させるしきい値の変動を抑制することが可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる０１波形を示す図。
【図２】本発明の第１の実施形態に係わるしきい値シフト量を示す図。
【図３】本発明の第１の実施形態に係わるΔＶｔｈのＨ２濃度の依存性を示す図。
【図４】本発明の第２の実施形態に係わるＳＯＧ膜を備えた半導体装置を示す断面図。
【図５】本発明の第３の実施形態に係わるスパッタＳｉＯ２膜を備えた半導体装置を示す断面図。
【図６】本発明の第３の実施形態に係わる熱ＣＶＤ膜を備えた半導体装置を示す断面図。
【図７】本発明の第４の実施形態に係わるＳＯＧ膜／ＨＣＤ−ＳｉＮ膜を備えた半導体装置を示す断面図。
【図８】本発明の第４の実施形態に係わるＴＥＯＳ−Ｏ３−ＣＶＤ膜／ＨＣＤ−ＳｉＮ膜を備えた半導体装置を示す断面図。
【図９】本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第５の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】従来技術によるパッシベーション膜を有する半導体装置を示す断面図。
【図１５】従来技術によるパッシベーション膜の有無におけるΔＶｔｈシフト量を示す図。
【符号の説明】
１０…メタル配線、１１，４１，４２，４３…絶縁膜、２０…ＳＯＧ膜、３０…スパッタＳｉＯ２膜、３１…熱ＣＶＤ膜、３１ａ…ＨＣＤ−ＳｉＮ膜、３１ｂ…ＴＥＯＳ−Ｏ３−ＣＶＤ膜、４４…コンタクトホール、４５…コンタクト。
Claims (25)
- 配線層を形成する工程と、
プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、前記配線層上に第１の絶縁膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - ８０Å以下の膜厚のゲート絶縁膜を形成する工程と
をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１の絶縁膜は、スピンコート法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は、スパッタ法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は、熱ＣＶＤ法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と
をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１及び第２の絶縁膜は、スピンコート法、スパッタ法、熱ＣＶＤ法のいずれかの方法でそれぞれ形成することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は、４５０℃以下で形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
- 前記熱ＣＶＤ法又は前記スパッタ法を用いる場合、前記第１及び第２の絶縁膜は４５０℃以下で形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面の一部が露出するまで前記第２の絶縁膜を平坦化する工程と、
プラズマ状態中の水素が全ガス成分中の１％以下である条件下で、前記第１の絶縁膜の前記上面の一部及び前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第１及び第３の絶縁膜を貫通して前記配線層に接続するコンタクトを形成する工程と
をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第２の絶縁膜は、スピンコート法又は熱ＣＶＤ法で形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
- 配線層と、
プラズマ状態中の水素が全ガス成分中の１％以下である条件下で前記配線層上に形成された第１の絶縁膜と
を具備することを特徴とする半導体装置。 - ８０Å以下の膜厚のゲート絶縁膜と
をさらに具備することを特徴とする請求項１２に記載の半導体装置。 - 前記第１の絶縁膜は、低誘電率膜であることを特徴とする請求項１２に記載の半導体装置。
- 前記低誘電率膜は、ＳＯＧ膜であることを特徴とする請求項１４に記載の半導体装置。
- 前記第１の絶縁膜は、スパッタＳｉＯ２膜であることを特徴とする請求項１２に記載の半導体装置。
- 前記第１の絶縁膜は、熱ＣＶＤ膜であることを特徴とする請求項１２に記載の半導体装置。
- 前記熱ＣＶＤ膜は、ＨＣＤ−ＳｉＮ膜であることを特徴とする請求項１７に記載の半導体装置。
- プラズマ状態中の水素が全ガス成分中の１％以下である条件下で前記第１の絶縁膜上に形成された第２の絶縁膜と
をさらに具備することを特徴とする請求項１２に記載の半導体装置。 - 前記第１及び第２の絶縁膜は、低誘電率膜、スパッタＳｉＯ２膜、熱ＣＶＤ膜のいずれかであることを特徴とする請求項１９に記載の半導体装置。
- プラズマ状態中の水素が全ガス成分中の１％以下である条件下で形成され、前記第１の絶縁膜の選択領域上に設けられた第２の絶縁膜と、プラズマ状態中の水素が全ガス成分中の１％以下である条件下で形成され、前記第１及び第２の絶縁膜上に設けられ第３の絶縁膜と、
前記第１及び第３の絶縁膜を貫通して前記配線層に接続し、前記第２の絶縁膜と接しないコンタクトと
をさらに具備することを特徴とする請求項１２に記載の半導体装置。 - 前記第２の絶縁膜は、ＳＯＧ膜又は熱酸化膜であることを特徴とする請求項２１に記載の半導体装置。
- 前記第１の絶縁膜は、水素が含まれていない膜であることを特徴とする請求項１２に記載の半導体装置。
- 前記半導体装置は、不揮発性メモリであることを特徴とする請求項１２に記載の半導体装置。
- 前記半導体装置は、強誘電体メモリ又は磁気ランダムアクセスメモリであることを特徴とする請求項１２に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063733A JP2004273835A (ja) | 2003-03-10 | 2003-03-10 | 半導体装置及びその製造方法 |
| US10/635,676 US7067380B2 (en) | 2003-03-10 | 2003-08-07 | Semiconductor device and manufacturing method therefor |
| KR1020040015700A KR100542511B1 (ko) | 2003-03-10 | 2004-03-09 | 반도체 장치 및 그 제조 방법 |
| TW093106347A TWI235406B (en) | 2003-03-10 | 2004-03-10 | Semiconductor device and its manufacturing method |
| CNB2004100282521A CN1284208C (zh) | 2003-03-10 | 2004-03-10 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063733A JP2004273835A (ja) | 2003-03-10 | 2003-03-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004273835A true JP2004273835A (ja) | 2004-09-30 |
Family
ID=32959098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003063733A Pending JP2004273835A (ja) | 2003-03-10 | 2003-03-10 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7067380B2 (ja) |
| JP (1) | JP2004273835A (ja) |
| KR (1) | KR100542511B1 (ja) |
| CN (1) | CN1284208C (ja) |
| TW (1) | TWI235406B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5107128B2 (ja) | 2008-04-23 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| JPH1117005A (ja) | 1997-06-20 | 1999-01-22 | Nec Corp | 半導体装置及びその製造方法 |
| CN1204867A (zh) | 1997-06-20 | 1999-01-13 | 日本电气株式会社 | 半导体器件及其制造方法 |
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- 2003-03-10 JP JP2003063733A patent/JP2004273835A/ja active Pending
- 2003-08-07 US US10/635,676 patent/US7067380B2/en not_active Expired - Fee Related
-
2004
- 2004-03-09 KR KR1020040015700A patent/KR100542511B1/ko not_active IP Right Cessation
- 2004-03-10 CN CNB2004100282521A patent/CN1284208C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI235406B (en) | 2005-07-01 |
| CN1531026A (zh) | 2004-09-22 |
| CN1284208C (zh) | 2006-11-08 |
| US20040180529A1 (en) | 2004-09-16 |
| KR20040081047A (ko) | 2004-09-20 |
| US7067380B2 (en) | 2006-06-27 |
| TW200426960A (en) | 2004-12-01 |
| KR100542511B1 (ko) | 2006-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050324 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070227 |