TWI235406B - Semiconductor device and its manufacturing method - Google Patents
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Description
!2354〇6 玖、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性之半導體裝置及其製造方法。 【先前技術】 在NAND及N0R等非揮發性記憶體中，在資料之重複讀 出之卩示使笔曰曰體運轉之臨限值Vth會有發生變動之問題。 此問題會隨著元件之微細化而浮現出來，另外，容易顯著 地在閘極絕緣膜之膜厚在8〇埃以下之情形發生。 因此，對於此問題，以往，通常採用使用鈍化膜之疊層 構造。此疊層構造如圖14所示，係在上層之金屬配線（例如 A1 0_5at/〇Cu)50上形成 plasma_enhanced(電漿增強）_si〇N膜 51 ,在此 SiON膜 51 上形成 piasma-enhanced_siN膜 52。在 此，SiN膜52係使用作為吸濕對策之用，31〇^膜51係使用 於遮蔽SiN膜52所具有之氫之用。 圖15係表不比較有鈍化膜之構造之AVth移位量、與無鈍 化膜之構造之△ Vth移位量之資料。在此，所謂有鈍化膜之 構造，係意味著疊層有上述圖14所示之SiN膜52*Si〇N膜 51之構造。如圖15所示，可知有鈍化膜之構造之移位 里比然純化膜之構造更為顯著。 【發明所欲解決之問題】 如以上所述，在以往技術下，即使是具有鈍化膜之疊層 構造，也不能在本質上抑制重複施行資料之讀寫之元件之 △ Vth之移位。 本發明係為解決上述問題而設計者，其目的在於提供可
〇 \^1\91554 DOC 1235406 抑制使電晶體運轉之臨限值之變動之半導體裝置及其萝、告 方法。 ° 【發明内容】 【解決問題之手段】 為達成上述目的，本發明使用以下所示之手段。 本發明之第1觀點之半導體裝置之製造方法係包含：形成 配線層之工序；及在電漿狀態中之氫佔全氣體成分中之1% 以下之條件下，在前述配線層上形成第i絕緣膜之工序。 本發明之第2觀點之半導體裝置係包含：配線層；及在電 漿狀態中之氫佔全氣體成分中之丨％以下之條件下，在前述 配線層上所形成之第1絕緣膜。 【實施方式】 以下，參照圖式說明本發明之實施形態。在說明之際， 在全圖中，於共通之部分附以共通之參照號碼。 [第1實施形態] 如上所述，在以往技術下，即使是具有鈍化膜之疊層構 造，也不能在本質上抑制重複施行資料之讀寫之元件之臨 限值Δν^之移位。 因此，檢討根本的原因之結果，獲悉氫電漿係移位 之原因。_以下，利用圖1至圖3具體地說明此點。 首先，在AVth移位之原因之追求中，以快閃記憶體之4 種信號波形（00波形、01波形、10波形、U波形）中之，，〇1波 形’’為例，從實驗中探討此”〇丨波形，，之下緣部分之任意之臨 限值X (參知、圖1)因各種條件而發生如何變化。在此，在n
O:\9h9l554.DOC 1235406 波幵V中選擇臨限值χ之原因在於，，〇 1波形f，之下緣部分之庐 限值X最容易變動之故。 在此實驗中，使用NAND型元件。而，使此元件曝露於 在含氫之氣體中激起電漿之氣氛中，以觀察其資料保持特 性有無劣化。此際，使NVH2流通至具有平行平板之對向電 極之處理室内，在其中激起RF電漿。此時，N2/h尸4〇〇/1〇〇 seem壓力為1〜1.5丁〇1*1：程度，使用750 ^之1^功率時，可 形成電漿。 圖2係表示上述實驗之結果。在圖2之橫軸中，所謂 Before W/E」，係指資料之寫入/消除前之意，所謂「a加犷 W/E」’係指資料之寫入/消除後之意，所謂「After b丨$ 〇 °C、2h」，係指以15(rc、2小時施行烘乾之意。又，圖2之 縱軸之負號顯示係表示圖1之臨限值X向左側偏移。 如圖2所示’分別施行氫電漿處理、基準處理、氮電漿處 理、氮退火處理之結果，氫曝露於氫電聚中時，供乾後， 元件之△ Vth移位量大幅增加。 圖3係表示圖2之△ Vth移位量與NVH2之比率之關係之 圖。如圖3所示，log(H2(%))達到-2時，AYth移位量開始增 加。l〇g(H2(%)) = -2係表示出電漿中之％佔全成分之ι%之 意。也就是說，元件曝露於&電漿中會發生△ ^化之移位， 此時’可說電漿狀怨中之H2佔全成分之1%以上。 依據以上所述，在含Η:或絕緣膜形成中之SiH4(SiH^H〇 可分解成Η2與Si Η:)或含NH3專之Η之氣體之電襞狀態中， 若Η:或SiH4佔氣體之總流量之1%以下，即可抑制
0 \9I\9I554.DOC 1235406 位。因此，以Η，—或S iH4佔氣體之總流量之p/q以下之流量比 形成例如Si〇N膜等電漿絕緣膜時，可防止上述元件之資料 保持特性之劣化。又，此時，元件之閘極絕緣膜之膜厚在 80埃以下時，更能顯著地顯示其傾向。 在此，在電漿狀態中之氫佔全氣體成分中之1 %以下之條 件下形成絕緣膜時，以SIMS(Sec〇ndary I〇n Mass
Spectrometry · 2次離子質量分析法）調查，獲悉此絕緣膜為 不含氫之膜。此表示若有1000埃至2〇〇〇埃程度之膜厚且有 lcm平方程度之分析面積，也可利用HFS(Hydr〇gen 戮η
Scattering :氫向前散射）法進行調查。 依據上述第1實施形態’ NAND及NOR等非揮發性記憶體 在資料之重複讀出中’以使氫不曝露於使用Lp_c VD(L〇w
Pressure-Chemical Vapor Deposition;低壓化學氣相沉積 法）、或S〇G(Spin〇n Glass :自旋式玻璃塗膜法）等含氫之 龟水狀怨之％ i兄之工序形成元件時，可抑制使電晶體運轉 之臨限值Vth之變動。因此，適用第丨實施形態所形成之元 件與以往相比，資料重複讀寫所引起之Vth移位量可改善J 〇 倍程度。 又，第1實施形態對全般之非揮發性記憶體均有效。即， 不僅NAN，D及NOR非揮發性記憶體，連在元件中具有被認 定曝露於氫中會劣化其特性之高電介質氧化物之強介質記 憶體（FeRAM)、或具有尚電介質之隧道障壁膜之磁性隨機 存取記憶體（MRAM)等元件中，也可有效適用第1實施形 態0
〇 \0I\9I 554 DOC 1235406 [第2實施形態] 第2實施形態係使用完全不利用電漿之旋轉塗佈法（塗敷 膜形成法）形成絕緣膜之例。 圖4係表示本發明之第2實施形態之半導體裝置之剖面 圖。如圖4所示，在絕緣膜11上形成金屬配線（例如AU.5 at%Cu)l〇。其次，利用旋轉塗佈法在金屬配線1〇上形成s〇g 膜20作為絕緣膜。具體而言，以旋轉塗佈法塗敷氟化聚烯 丙醚或BCB(多氯聯苯）、粒線體或MSQ(methyl silsesqUi〇xane :甲基矽倍半喹噁烷）等材料，以8〇它1 min、 200 C 1 min、45 0°C 3 0 min之順序施行烘乾處理。 依據上述第2實施形態，無需使元件曝露於％電漿，即可 形成SOG膜20，故與第1實施形態同樣地，可抑制使電晶體 運轉之臨限值之變動。 另外’在第2實施形態中，在形成絕緣膜之際，使用旋轉 塗佈法時，即使在配線間之狹窄之間隙，也可埋入絕緣膜， 而不會產生空孔。 又，利用旋轉塗佈法成膜時，因完全不使用電漿，故也 具有不會對電晶體造成靜電損傷之效果。 [第3實施形態] 第3宽碼形態係說明在形成絕緣膜之際在i%以下之^恭 漿中使用濺射法之情形、及使用完全不利用電漿之熱 CVD(Chemical Vapor Deposition;化學氣相沉積）法之情形 圖5係表示本發明之第3實施形態之半導體裝置之 圖。如圖5所示’在lat%以下之出電聚中使用濺射法在金2
O:\9I\91554 D0C -10- 1235406 配線10上形成濺射Si〇2膜30作為絕緣膜。 圖6係表示本發明之第3實施形態之另一半導體裝置之剖 面圖。如圖6所示，使用熱CVD法在金屬配線10上形成熱 CVD膜31作為絕緣膜。此熱CVD膜31例如可利用 TE〇S(Tetra Ethyl Ortho Silicate :原石夕酸四乙酯）11〇〇〜1500 seem O34000〜6000 sccm、N28000〜12000 sccm之比率，在 410°C之低溫下形成。 又’例如也可形成HCD-SiN膜作為熱CVD膜31。在此， HCD-SiN膜使用HCD(六氯乙矽烷）時，由於其活性化能量 較低’故也在450 C之低溫下形成。又，HCD-SiN膜係以NH3 之還原，即以〇·5〜1 Torr、HCD/NH3 = 10 sccm/1000 seem之 比率形成。 依據上述第3實施形態，無需使元件曝露於&電漿，即可 形成濺射Si〇2膜30或熱CVD膜31，故與第1實施形態同樣 地’可抑制使電晶體運轉之臨限值之變動。 另外’在利用錢射法之成膜時，由於可施行低溫成膜，， 故可形成元件，而不會造成電晶體之熱經歷性的損傷。 又’在利用熱CVD法之成膜時，由於完全不用電漿，故 也具有不會對電晶體造成靜電損傷之效果。 [弟4實跑形態] 第4實施形態係組合第2及第3實施形態所形成之絕緣祺 之例。 圖7係表示本發明之第4實施形態之半導體裝置之剖面 圖。如圖7所示，利用旋轉塗佈法在金屬配疼1〇上形成低電
0\91\91554 DOC 1235406 介質常數膜（相對介質常數例如為4.0以下之膜）之s〇G膜 2〇。其後，利用熱〇¥0法在8〇0膜20上形成《^0-8丨1^膜31&。 圖8係表示本發明之第4實施形態之另一半導體裝置之剖 面圖。如圖8所示，以41 0°C之低溫，利用熱CVD法在金屬 配線10上形成TEOS-03-CVD膜31b，其後，利用熱CVD法 在丁£〇8-〇3-(：¥0膜3113上形成1^0-3丨>^膜31&。 依據上述第4實施形態，無需使元件曝露於h2電漿，即可 形成 SOG 膜 20、HCD-SiN 膜 31a 及丁 E〇S-03-CVD 膜 31b，故 與第1實施形態同樣地，可抑制使電晶體運轉之臨限值之變 動。 另外，在第4實施形態中，利用疊層絕緣膜，可形成兼具 耐濕性之鈍化膜。 又，使用低電介質常數之S〇G膜，可謀求元件之高速化。 [第5實施形態] 第5實施形態係說明如上述實施形態所示，無需使元件曝 露於H2電漿，而在配線上形成絕緣膜，再設置對上層配線 之接觸部之情形之有效之疊層構造及方法。 圖9至圖13係表示本發明之第5實施形態之半導體裝置之 製造工序之各剖面圖。 首先，> 圖9所示，在絕緣膜11上形成金屬配線10。其次 在金屬配線1〇上形成例如TE0S膜等之第1絕緣膜41。其 次，在弟1、纟巴緣膜4 1上形成 TEOS-CVCVD膜）之第2絕緣膜 S0G膜時’係使用旋轉塗佈 SOG膜或熱CVD膜（例如 42。在此，第2絕緣膜42為 法形成，第2絕.緣膜42為
0 \9!\9I554 D0C -12- 1235406 te〇s-(VCVD膜時，係使用熱CVD法形成。 其次，如圖10所示，利用CMp(Chemicai m心㈣㈣
Pohsh，化學機械研磨法）使第2絕緣膜42平坦化，直到金屬 配線1 〇上之第1絕緣膜41之上面一部分露出為止。 ’、 女圖11所示’在第1及第2絕緣膜4 1、42上形成例 如TE0S膜等第3絕緣膜43。 其次，如圖12所示，除去第2及第3絕緣膜42、43，形成 接觸孔44。 其次，如圖13所示，在接觸孔44内形成金屬膜，貫通第工 及第3絕緣膜41、43而在金屬配線1〇形成接觸部45。此接觸 部45雖接觸於第丨及第3絕緣膜41、43，但不接觸於第〕絕緣 膜42 〇 依據上述第5實施形態，無需使元件曝露於Η〗電漿，即可 形成第1至第3絕緣膜41、42、43,故與第1實施形態同樣地， 可抑制使電晶體運轉之臨限值之變動。 另外，在金屬配線10上不直接形成s〇G膜或熱CVD膜（第 2絕緣膜42)42，而在形成第丄絕緣膜41後再形成第2絕緣膜 42。因此，S〇G膜或熱CVD膜（第2絕緣膜42)42在形成接觸 孔44時不會露出。從而，可防止水分侵入s〇G膜或熱cvd 膜（第2絕缘膜42)42。 此外，本發明並不限定於上述實施形態，在實施階段， 可在不脫離其要旨之範圍内，施行種種變形。另外，上述 貫靶形怨中，包含各種階段之發明，可利用所揭示之多數 構成要件之適當組合，抽出各種發明。例如，即使由實施
O:\91\91554.DOC -13 - 1235406 形怨所不之全部構成要件中，剔除若干構成要件，也可解 决i明所奴％決之問題之項中所述之問題，獲得發明之效 果員中所述之效果時，可抽出已剔除此構成要件之構成 作為發明。 【發明之效果] 如以上所述，依據本發明，可提供可抑制使電晶體運轉 之臨限值之變動之半導體裝置及其製造方法。 【圖式簡單說明】 圖1係本發明之第1實施形態:之οι波形之圖。 圖2係本發明之第1實施形態之臨限值移位量之圖。 圖3係表示本發明之第丨實施形態之八乂让之^濃度依存 性之圖。 圖4係表示本發明之第2實施形態之具有s〇G膜之半導體 裝置之剖面圖。 圖5係表示本發明之第3實施形態之具有濺射Si02膜之半 導體裝置之剖面圖。 圖6係表示本發明之第3實施形態之具有熱CVD膜之半導 胆叙置之剖面圖0 圖7係表示本發明之第4實施形態之具有SOG膜/HCD-SiN 膜之半導體裝置之剖面圖。 圖8係表不本發明之第4實施形態之具有丁E〇S-〇3-CVD 膜/HCD-SiN膜之半導體裝置之剖面圖。 圖9係表不本發明之第5實施形態之半導體裝置之製造工 序之剖面圖。
0 \9I\9I554.DOC 1235406 圖1 0係表示接續在圖9之本發明之第5實施形態之半導體 裝置之製造工序之剖面圖。 圖11係表示接續在圖1 0之本發明之第5實施形態之半導 體裝置之製造工序之剖面圖。 圖12係表示接續在圖11之本發明之第5實施形態之半導 體裝置之製造工序之剖面圖。 圖13係表示接續在圖12之本發明之第5實施形態之半導 體裝置之製造工序之剖面圖。 圖14係具有以往技術之鈍化膜之半導體裝置之剖面圖。 圖1 5係表示以往技術之鈍化膜之有無之△ Vth移位量之 圖。 【圖式代表符號說明】 10 金屬配線 11 、 41 、 42 、 43 絕緣膜 20 SOG膜 30 濺射Si02膜 31 熱CVD膜 31a HCD-SiN 膜 31b TE〇S-〇3-CVD膜 44 -； 接觸孔 45 接觸部。 O:\9I\91554 DOC -15 -
Claims (1)
1235406 拾、申請專利範圍： L 一種半導體裝置之製造方法，其特徵在於包含： 形成配線層之工序；及 在電漿狀態中之氫為全氣體成分中之1%以下 下，在刚述配線層上形成第丨絕緣膜之工序者。 …如申请專利範圍第1項之半導體裝置之製造方法， 一步包含： ^ 形成80埃以下之膜厚之閘極絕緣膜之工序者。 1如申請專利範圍第丨項之半導體裝置之製造方法， 述第1絕緣膜係以旋轉塗佈法形成者。 4.如申請專利範圍第丨項之半導體裝置之製造方法， 述第1絕緣膜係以濺射法形成者。 5·如>申請專利範圍第丨項之半導體裝置之製造方法， 述第1絕緣膜係以熱CVD法形成者。 如申叫專利範圍第丨項之半導體裝置之製造方法， 一步包含： 在電漿狀態中之氫為全氣體成分中之1%以下 下，在珂述第1絕緣膜上形成第2絕緣膜之工序者 7·如申請專利範圍第6項之半導體裝置之製造方法， 述第1及:第2絕緣膜係分別以旋轉塗佈法、濺射法、 法之任一種方法形成者。 8·如=請專利範圍第4或5項之半導體裝置之製造方 中珂述第1絕緣膜係在45(TC以下形成者。 9.如申請專利範圍第7項之半導體裝置之製造方法， 之條件 其中進 其中前 其中前 其中前 其中進 之條件 0 其中前 熱CVD 法，其 其中使 O:\9I\9I554 DOC 用前述熱CVD法或前述濺 此 係在45〇t：以下形成 、寸，則述第1及第2絕緣膜 1〇_如申請專利範圍第二導體穿" 一步包含： 置之製造方法，其中進 在電聚狀態中$ $ τ , ^ ^ ^ 1 —全氣體成分中之1 %以下之條件 下，在則述第1絕緣膜 之怿件 、、 、上形成弟2絕緣膜之工序； 使刖述第2絕緣膜平 之^ 、+ 一化，直到前述第1絕緣膜之上面 之一部分露出為止之工序； 面 在電漿狀態中> $ 4 λ …之虱為全氣體成分中之1%以下之停件 下，在前述第1絕緣膜之二、+. u 條件 、 述面之一部分及前述第2絕 緣胰上形成第3絕緣膜之工序；及 ti4㈣第1及第3_膜㈣成連接於前述配線層之接觸部 之工序者。 11 ·如申凊專利範圍第10項之半導體裝置之製造方法，其中 前述第2絕緣膜係以旋轉塗佈法或熱cVD法形成者。〃 12, —種半導體裝置，其特徵在於包含： 配線層；及 在電漿狀態中之氫為全氣體成分中之1〇/。以下之條件 下’形成於前述配線層上之第1絕緣膜者。 13. 如申請專利範圍第12項之半導體裝置，其中進一步包含： 8 0埃以下之膜厚之閘極絕緣膜者。 14. 如申請專利範圍第12項之半導體裝置，其中前述第i絕緣 膜係低介電常數膜者。 15·如申請專利範圍第14項之半導體裝置，其中前述低介雙 〇\91\9l554 D〇C -2- 1235406 常數膜係SOG膜者。 16‘如_請專利範圍第12項之半導體裝置’其中前述糾絕緣 月美係錢射Si〇2膜者。 η.如申請專利範圍第12項之半導體裝置，其中前述第^絕緣 膜係熱CVD膜者。 18.如申請專利範圍第17項之半導體裝置，其中前述熱Gyp 膜係HCD-SiN膜者。 19·如申請專利範圍第12項之半導體裝置，其中進一步包含 在电漿狀恶中之氫為全氣體成分中之1 %以下之條件下， 形成於前述第1絕緣膜上之第2絕緣膜者。 20·如申請專利範圍第19項之半導體裝置，其中前述第1及第 2絕緣膜係低介電常數膜、濺射Si〇2膜、熱CVD膜之任一 種者。 21·如申請專利範圍第12項之半導體裝置，其中進一步包含： 在電漿狀態中之氫為全氣體成分中之1%以下之條件下 所形成，且設於前述第丨絕緣膜之選擇區域上之第2絕緣 膜； 在毛漿狀恶中之氫為全氣體成分中之1 %以下之條件下 所形成，且設於前述第丨及第2絕緣膜上之第3絕緣犋；及 貫通丽述第1及第3絕緣膜而連接於前述配線層，與前 述第2絕緣膜不接觸之接觸部者。 22. 如申請專利範圍第21項之半導體裝置，其中前述第2絕緣 膜係SOG膜或熱氧化膜者。 23. 如申請專利範圍第12項之半導體裝置，其中前述第i絕緣 〇 \9I\9I554 DOC 1235406 膜係不含氫之膜者。 24. 如申請專利範圍第12項之半導體裝置，其中前述半導體 裝置係非揮發性記憶體者。 25. 如申請專利範圍第12項之半導體裝置，其中前述半導體 裝置係強電介質記憶體或磁性隨機存取記憶體者。 0 \9I\9I554 DOC
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