KR970013041A - 반도체 장치의 배선 형성 방법 - Google Patents
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Abstract
반도체 장치의 배선 형성 방법이 게시 되어 었다. 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간절연막, 스토리지 전극 및 유전체막이 형성되어 있는 반도체 기핀 전면에 제1도전 물질을 형성하는 단계; 상기 제1도전 물질을 패터닝하는 단계; 상기 결과물상에 평탄화층, 제1 절연 물질 및 레지스트를 차례로 적층하는 단계; 상기 트랜지스터의 소오스/드레인 및 게이트 영역의 일부분을 노출시키기 위하여 상기 레지스트를 패너닝하는 단계; 상기 레지스트를 마스크로 상기 제1 절연 물질 및 상기 평탄화 물질을 등방성식각 하는 단계; 상기 평탄화 물질이 잔여 두께, 상기 제1도전물질 및 상기 층간 절연막을 이방성 식각하여 콘택홀을 형성하는 단계; 상기 결과물에 제2도전 물질을 증착하는 단계; 및 상기 제2도전 물질을 에치 백하여 상기 콘택홀내에만 제2 도전 물질을 남기는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법을 제공한다. 본 발명에 의하면 플레이트 전극형성 도전막을 주변회로부 영역에서 배선연결역할을 하는 제1 도전 물질로 사용함에 따라 제1도전물질을 패터닝하는 공정 스텝을 줄일 수 있기 때문에 TAT감소 및 제1절연 물질 두께 만큼의 수직적 증가를 억제시켜 어스펙트 비를 개선시킴으로써 공정을 용이하게 할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6A도 내지 제10B도는 본 발명의 제1 실시예에 따른 배선 형성 방법을 공정 순서대로 나타낸 단면도이다.
Claims (23)
- 반도체 장치의 배선 형성 방법에 있어서, 반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계; 상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계; 상기 제1도전 물질을 패터닝하는 단계; 상기 결과물상에 평탄화층, 제1절연 물질 및 레지스트를 차레로 적층하는 단계; 상기 트랜지스터의 소오스/드레인 및 게이트 영역의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계; 상기 레지스트를 마스크로 상기 제1 절연 물질 및 상기 평탄화 물질을 등방성식각하는 단계; 상기 평탄화 물질의 잔여 두께, 상기 제1 도전물질 및 상기 층간 절연막을 이방성 식각하여 콘택홀을 형성하는 단계; 상기 레지스트를 제거하는 단계; 상기 결과물에 제2 도전 물질을 증착하는 단계; 및 상기 제2 도전 물질을 에치백하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제1 도전물질은 폴리 실리콘, 인시투(is-situ) 도핑된 폴리 실리콘 및 메탈중 어느하나로 형성되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제2항에 있어서, 상기 폴리 실리콘, 상기 인시투(in-situ) 도핑된 폴리 실리콘 및 상기 메탈은 2000~5000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제2항에 있어서, 상기 인시투 도핑된 폴리 실리콘은 원소 주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제1 도전 물질 패턴닝시, 셀어레이부 영역에는 셀 커패시터의 플레이트 전극으로 형성되고, 주변회로부 영역에는 배선 연결(inter-connect)라인으로 패터닝되는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제5항에 있어서, 셀 어레이부 영역과 주변회로부 영역의 제1도전물질 패턴이 동일한 공정 단계에서 형성되어지는 것을 특징으로하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제2 도전 물질은 상기 트렌지스터의 소오스/드레인 영역, 게이트 전극 및 제1 도전물질의 측벽중 어느하나와 서로 접촉되도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제1항에 있어서, 상기 제2 도전 물질은 에치백 하여 상기 콘택홀내에만 제2 도전 물질을 남기도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 반도체 장치의 배선 형성 방법에 있어서, 반도체 기판상에 소오스 영역, 드레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계; 상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계; 상기 제1 도전 물질상에 레지스트를 형성하는 단계; 상기 트랜지스터의 소오스/드레인 영역 및 게이트 전극이 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계; 상기 레지스트를 마스크로 상기 제1도전 물질을 등방성식각하는 단계; 상기 제1 도전 물질 하부에 존재하는 상기 층간 절연막들을 이방성 식각하여 콘택홀을 형성하는 단계; 상기 레지스트를 제거하는 단계; 상기 결과물에 제2도전 물질을 증착하는 단계; 및 상기 제2 도전 물질을 레지스트를 이용하여 패터닝하고 이때 상기 제1도전 물질도 함께 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제1 도전물질은 폴리 실리콘, 인시투(in-situ) 도핑된 폴리 실리콘 및 메탈중 어느하나로 형성되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제10항에 있어서, 상기 폴리 실리콘, 상기 인시토(in-situ) 도핑된 폴리 실리콘 및 상기 메탈은 2000~5000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제10항에 있어서, 상기 인시투 도핑된 폴리 실리콘은 원소주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제1 도전 물질 패턴닝시, 셀 어레이부 영역에는 셀 커패시터의 플레이트 전극으로 형성되고, 주변회로부 영역에는 배선 연결(inter-connect)라인으로 패터닝되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제13항에 있어서, 셀어레이부 영역과 주변회로부 영역의 제1도전 물질 패턴이 동일한 공정 단계에서 형성되어지는 것을 특징으로하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제2 도전 물질은 상기 등방성 식각된 제1 도전 물질상부 및 측벽과 접촉하고 상기 트렌지스터의 소오스/드레인 영역 및 게이트 전극중 어느 하나와 서로 접촉되도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제9항에 있어서, 상기 제2 도전 물질과 상기 제1 도전 물질이 동일한 공정단계에서 함께 패터닝되는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 반도체 장치의 배선 형성 방법에 있어서, 반도체 기판상에 소오스 영역, 트레인 영역 및 게이트 전극을 구비한 트랜지스터들과 비트라인, 층간 절연막, 스토리지 전극 및 유전체막을 차례로 형성하는 단계; 상기 반도체 기판 전면에 제1도전 물질을 형성하는 단계; 상기 제1도전 물질을 패터닝하는 단계; 상기 결과물성에 평탄화층, 제1 절연 물질 및 레지스트를 차레로 적층하는 단계; 상기 트랜지스터의 소오스/드레인 영역, 게이트 전극 및 패터닝된 상기 제1 도전 물질의 일부분을 노출시키기 위하여 상기 레지스트를 패터닝하는 단계; 상기 레지스트를 마스크로 제1 절연 물질 및 평탄화 물질을 등방성식각 하는 단계; 상기 평탄화 물질의 잔여 두께 및 상기 층간 절연막을 이방성 식각하여 상기 패터닝된 제1도전 물질 상부와 상기 트랜지스터의 소오스/드레인 영역 및 게이트 전극에 콘택홀을 형성하는 단계; 상기 레지스트를 제거하는 단계; 상기 결과물에 제2 도전 물질을 증착하여 상기 콘택홀을 채우는 단게; 상기 제2 도전 물질을 레지스트를 이용하여 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제17할에 있어서, 상기 제1 도전물질은 폴리 실리콘, 인시투(in-situ) 도핑된 몰리 실리콘 및 메탈중 어느 하나로 형성되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제18항에 있어서, 상기 폴리 실리콘, 상기 인시트(in-situ) 도핑된 폴리 실리콘 및 상기 메탈은 2000~5000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제18항에 있어서, 상기 인시투 도핑된 폴리 실리콘은 원소주기율상 5가 이온을 폴리 실리콘 전면에 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제17항에 있어서, 상기 제1 도전 물질 패터닝시, 셀 어레이부 영역에는 셀 커패시터의 플레이트 전극으로 형성되고, 주변회로부 영역에는 배선 연결(inter-connect)라인으로 패터닝 되어지는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
- 제21항에 있어서, 셀어레이부 영역과 주변회로부 영역의 제1도전 물질 패턴이 동일한 공정 단계에서 형성되어지는 것을 특징으로하는 반도체 장치의 배선형성 방법.
- 제17항에 있어서, 상기 제2 도전 물질은 상기 제1 도전 물질 상부와 상기 트랜지스터의 요오드/드레인 영역 및 게이트 전극중 어느하나와 서로 접촉되도록 형성하는 것을 특징으로 하는 반도체 장치의 배선형성 방법.
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