JPH02295160A - ２層積層キャパシタ構造を有する半導体記憶装置およびその製造方法 - Google Patents
２層積層キャパシタ構造を有する半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、２層積層キャパシタ構造を有する半導体記憶
装置およびηの製造方法に関するもので、特に、２層積
層キャパシタ構造で形成される多数の電極間を相互接続
するためのコンタクトホールを形成するとき、コンタク
トホール壁面にも誘電体膜を形成して、キャパシタ容量
を増大させた２層積層キャパシタ構造を有する半導体記
憶装！および役の製造方法に関するものである．［従来
の技術］ ＤＲＡＭ半導体記憶装置は集積度の増加によりキャパシ
タ構造がトレンチ型および積層型構造に大きく分類され
て現在まで種々な構造等が開発されて来た．積層型キャ
パシタ構造の場合、集積度増加による単位セルの面積が
縮小されキャパシタの容量側面で限界に達する．このよ
うなキャパシタ容量に対する限界を克服するため、１例
としてプレート電極が電荷保存電極を中心に上下にサン
ドウィッチされた２層キャパシタ構造で形成する方法と
、また他の１例としては第１次及び第２次電荷保存電極
がプレート電極を中心に上下にサンドウィッチされた２
層積層キャパシタ構造で形成する方法が提示された． 従来の２層積層キャパシタの形成方法は上記１例の電荷
保存電極とドレー２電極を接触させるためドレーン電極
の上のプレート電極の一定部分にコンタクトホールを形
成するか、上記のまた他の例の第２次電荷保存電極と第
１次電荷保存電極を相互に連結させるため第１次電荷保
存電極の上部のプレート電極の一定部分にコンタクトホ
ールを形成する時に、上記コンタクトホールの側壁（プ
レーＩ３ と電極側壁》に酸化膜スペーサを形成４ｐ４−ことで、
１レート！極と電荷保存電極間との短絡（ショート：
Ｓｈｏｒｔ ）を防止しながらコンタクトしようとする
夫々の電極等を相互接触させた．［発明が解決しようと
する課題］ しかし、上記コンタクトホールの側面に酸化膜スペーサ
を形成することで、酸化膜スベーサは誘電体に梗用でき
ないことにより者が゛１１ 酸化膜スペーサの側壁÷←−キャパシタの有効表面積が
減少した．従って、本発明は上記の従来り種々の実施例
の楕造と同一な２層積層キャパシタ構造より，キャパシ
タ容量を増大させるためコンタクトホール側壁に絶縁膜
スペーサを形成する代わりに誘電体膜を形成して、キャ
パシタ有効面積を増大させた２層積層キャパシタを有す
る半導体記憶装置および其の製造方法を供することにそ
の目的がある． 従って、本発明は従来の２Ｎ積層キャパシタの横造より
コンタクトホール側面に形成される誘電体の表面積ニよ
り大きいキャパシタ容量を得ることができる． ［課題を解決するための手段］ このような目的を達成するために、本発明の一つの特徴
は、シリコン基板上にゲート電極及びゲート電極線、ソ
ースおよびドレーン領域が形成され、これらの上部に絶
縁用酸化膜が形成されたＭＯＳＦＥＴと上記ＭＯＳＦＥ
Ｔドレーン領域に電気的に接続されるように構成した２
層の積層キャパシタ構造で成る半導体記憶装置の製造方
法において、 上記２層の積層キャパシタを形成する工程は、上記ゲー
ト電極の上部の一部でドレーン領域上部を介してゲート
電極線上部の絶縁用酸化膜上に第１プレート電極を形成
する段階と、 ってコンタクトホール壁面に伝導物価スペーサを形成す
る段階と、上記第１電荷保存電極用の伝導物質層の上部
およびドレーン領域の上部の露呈された第２誘電体膜を
除いてのち、露呈された全体表面上に第２電荷保存電極
用の伝導物質層を２審して、相互に接続された上記第１
および第２電荷保存電極用の伝導物質層をマスクパター
ン工程によって電荷保存１８極を形成し、これによって
上記電荷保存電極が側面壁に誘電体膜が形成されたコン
タクトホールを介して上記ドレーン領域に電気的に接続
さセる段階と、上記電荷保存電極の上部に第３誘電体膜
を形成し、その上部には第２プレート電極を形成するの
を特徴とする．上記ドレーン領域の上部に形成された第
１電荷保存電極用の伝導物質層、第１誘電体膜、第１プ
レート電極および絶縁用酸化膜の一部を形成する段階と
、 上記全体の表面上に第２誘電体展およびスベーサ用の伝
導物質を形成し、上記スベーサ用の伝導物質を非等方性
エッチングによこのような目的を達成するために、本発
明の他の特徴は、シリコン基板上にゲート電極およびゲ
ート電極線、ソースおよびドレーン領域が形成され、こ
れら上部に絶縁用酸化膜が形成されたＭＯＳＦＥＴと、
上記ＭＯＳＦＥＴのドレーン領域に電気的に接続できる
ように構成した２層ＷＩＮキャパシタ構造でなる半導体
記憶装置の製造方法において、 上記２層積層キャパシタを形成する工程は、上記ゲート
電極の上部でドレーン領域の上部を介してゲート電極線
上部の絶縁用酸化膜上に第１プレート電極を形成する段
階と、 上記ゲート領域の上部に形成された第１プレート電極お
よび絶縁用酸化膜の一部をコンタクトマスクパターン処
理によって順次に食刻してコンタクトを形成する段階と
、上記第１プレート電極の上部およびコンタクトホール
上部に第１誘電体膜を形成し、上記露呈された全体表面
上に第１電荷保存電極用の伝導物質層を形成する段階と
、上記第１電荷保存電極用の伝導物質層の上部に窒化膜
を除き、上記露呈された第１電荷保存電極用の伝導物質
層の上部に熱的酸化膜を成長する段階と、 上記熱的酸化膜をマスク層に用いて上記コンタクトホー
ル内に残っている窒化膜をエッチングして露呈されたコ
ンタクトホールの下部にある第１電荷保存電極用の伝導
物質層を食刻して後、上記熱的酸化膜と上記コンタクト
ホール下部に露呈された第１誘電体膜を除く段階と、 れた上記第１および第２電荷保存電極用伝導物質層をマ
スクバタン工程によって、上記第１誘電体膜の上部の一
部にかけて電荷保存Ｔ４極を形成し、それによって上記
電荷保存電極が側面壁に誘電体膜が形成されたコンタク
トホールを介して上記ドレーン領域に電気的に接続され
る段階と、 上記電荷保存電極の上部に第２誘電体膜を形成し、その
上部には第２プレート電極を形成したのを特徴とする．
このような目的を達成するために、本発明の他の特徴に
よると、 シリコン基板上にゲート電極およびゲート電極線、ソー
スおよびドレーン領域が形成され、これらの上部に絶縁
用酸化膜が形成されたＭＯＳＦＥＴと、上記ＭＯＳＦＥ
Ｔのドレーン領域に電気的に接続されるように横成した
２層積層キャパシタ構造である半導体記憶装置の製遣方
法において、 上記２層積層キャパシタを形成する工程は、上記ドレー
ン領域の上部の絶縁用酸化膜の一部をパターン工程で除
き、上記絶縁用酸化膜および露呈されたドレーン領域の
上部に第１電荷保存電極を形成する段階と、上記第１電
荷保存電極の上部に第１誘電体膜を形成し、その上部に
はプレート電極を形成する段階と、極線の上部に形成さ
れた第２電荷保存電極用の伝導物質層、第２誘電体膜、
プレート電極および第１誘電体膜の一部をコンタクトバ
タン処理によって順次に食刻してコンタクトホールを形
成する段階と、 上記全体の表面上に第２誘電体膜およびスペーサ用伝導
物質を形成し、上記スベーサ用伝導物質を非等方性エッ
チングによってコンタクトホール壁面に伝導物質スペー
サを形成する段階と、上記第２電荷保存電極用の伝導物
質層の上部およびコンタクに接続された上記第２および
第３電荷保存電極用の伝導物質層をマスクパターン工程
によって第２電荷保存電極を形成し、それによって上記
第２電荷保存電極が側面壁に誘電体膜を介して上記ドレ
ー〉領域に電気的に接続されるようにしたのを特徴とす
る．このような目的を達成するために、本発明の他の特
徴は、シリコン基板上にゲート電極およびゲート電極線
、ソースおよびドレーン領域が形成され、これら上部に
絶縁用酸化膜が形成されたＭＯＳＦＥＴと、上記ＭＯＳ
ＦＥＴのドレーン領域に電気的に接続されるように構成
した２層積層キャパシタ構造で成る半導体記憶装置の製
造方法において、 上記２層積層キャパシタを形成する工程は、上記ドレー
ン領域の上部の絶縁用酸化膜および露呈されたドレーン
領域の上部第Ｉ！荷保存電極を形成する段階と、上記第
１電荷保存電極の上部に第１誘電体膜を形成し、その上
部にはプレート電極を形成する段階と、上記ゲート電極
線の上部に形成されたプレート電極および第１誘電体膜
の一部をコンタクトマスクパターン処理によって順次に
食刻してコンタクトホールを形成する段階と、上記プレ
ート電極上部およびコンタクト上部に第２誘電体膜を形
成し、上記露呈された全体表面上に第２電荷保存電極用
の伝導物質層を形成する段階と、 上記第２電荷保存電極用の伝導物質層の上部４に窒化膜
を形成してのち、エッチバック電極用の伝導物質層の上
部の窒化膜だけのこして、余りの窒化膜を除き、上記露
呈された第２電荷保存電極用の伝導物質層の上部に熱的
酸化膜を形成する段階と、上記熱的酸化膜をマスク層に
用いて上記コンタクトホール内に残している窒化膜をエ
ッチングして露呈されたコンタクトホールの下部上にあ
る第２電荷保存電極用の伝導物質層を食刻してのち、上
記熱的酸化膜と上記コンタクトホールの下部に露呈され
た第２誘電体膜を除く段階と、 上記露呈された全体表面上に第３電荷保存電極用の伝導
物質層を雲着し、相互に接続された上記第２及び第３電
荷保存電極用の伝導物質層をマスクパターン工程によっ
て第２電荷保存電極を形成し、それによって上記第２電
荷電極が側面壁に誘電体膜が形成されたコンタクトホー
ルを介して上記第１電荷保存電極を介して上記ドレーン
領域に電気的に接続されるようになしたのを特徴とする
．このようなな目的を達成するために、本発明の他の特
徴は、シリコン基板上にゲート電極およびゲート電極線
、ソースおよびドレーン領域が形成され、上記ゲートＴ
４ｆＩＩおよびゲート電極線上部には絶縁用酸化膜が形
成されたＭＯＳＦＥＴと、上記ＭＯＳＦＥＴのど上記第
２層積層キャパシタは、 上記ゲート電極の上部の一部とゲート電極線上部の絶縁
用の酸化膜上に形成された第１プレート電極と、上記ド
レーン領域の上部で第１プレート電掻を介して形成され
、ｌＩ１面壁および下部を有するコンタクトホールと、
上記第１プレート電極の上部および上記コンタクトホー
ルの側面壁に形成された第１誘電体膜と、 上記第１誘電体展が形成された第１プレート電極と、上
記側面壁に第１誘電体膜が形成されたコンタクトホール
を介して上記ドレーン領域の上部に形成され、それによ
って上記ドレーン領域に電気的に接続されるように形成
された電荷保存電極と、上記の電荷保存電極の上部に形
成された第２誘電体展と、上記第２誘電体膜の上部に形
成された第２プレート電極で構成されるのを特徴とする
． このような目的を達成するために、本発明の他の特徴は
、シリコン基板上にゲート電極およびゲート電極線ソー
スおよびドレーン領域が形成され、上記ゲート電極およ
びゲート電極線の上部には絶縁用酸化膜が形成されたＭ
ＯＳＦＥＴと、上記ＭＯＳＦＥＴのドレーン領域に電気
的に接続されて構成した２層積層キャパシタを備えた半
導体記憶装置において、 上記２層積層キャパシタは、 上記ゲート電極の上部の一部およびゲート電極線の上部
の絶縁用酸化膜とドレーン領域の上部の一部に形成され
た第１電荷保存電極と、 ゲート電極線の上部で後に形成されるコンタクトホール
の下部を除いた上記第１ｔ荷保存電極の上部に形成され
た第１誘電体膜と、 上記ゲート電極の上部およびゲート電極線の上部の一部
の絶縁用酸化膜の上部と上記第１誘電体膜の上部に形成
されたプレート電極と、 上記ゲート電極の上部で上記プレート電極を介して形成
するが、側面側および下部を有するコンタクトホールと
、上記プレート電極の上部およびコンタクトホールの側
面壁に形成された第２誘電体膜と、 コンタクトホールの下部に露呈された第１電荷保存電極
の上部および上記の第２誘電体膜の上部に第２電荷保存
電極が形成され、それによって上記第２電荷保存電極の
側面壁に誘電体膜が形成されたコンタクトホールを介し
て上記第１電荷保存電極を介して上記ドレーン領域に電
気的に接続されるように楕成したのを特徴とする． 〔実施例〕 以下、添付の図面参照で詳細に説明すると次の通りであ
る．第１図は従来の方法により形成された電荷保存電極
（１４Ａ）が第１および第２プレート電極（８Ａおよび
１６》でサンドウィッチされた２層積層キャパシタ構造
を有する半導体記憶装置を示す断面図である．構造を簡
単に説明すると、シリコン基板（１）上部の一部に素子
分離酸化膜（２）を形成し、これから離隔された所にゲ
ート酸化膜（３）およびゲート電極およびゲート電極線
（４および４′）を形成する．更に、イオン注入でゲー
ド電極（４）の両側面のシリコン基板（６゛）領域の上
部の一部を除いた全領域に絶縁用酸化１１Ｉ（７）を成
形してＭＯＳＦＥＴ （２５）を構成する．更に、上記
ＭＯＳＦＥＴ （２５）のドレーン領域（６′）に電気
的に接続される２層積層キャパシタ（３０）を形成する
．上記２層積層キャパシタ（３０）は上記絶縁用酸化膜
（７）の上部に第１プレート電極（８Ａ） 、キャパシ
タ誘電体ＷＡ（９）、電荷保存電極（１４Ａ） ．誘電
体膜（１５）および第２プレート電極（１６）が夫々順
次的積層させて形成されている．上記プレート電極（８
Ａ）の一定部分には側面壁に酸化膜スベーサ（１７）が
形成されたコンタクトホール（３１）を形成して上部の
電荷保存電極（ １４Ａ ）を上記コンタクトホール（
３１）を介してＭＯＳＦＴ （２５）のドレーン領域（
６゜）に接続させた状態を示している． しかし、上記のような従来構造は冒頭で言及したような
欠点を伴う．したがって、本発明は上記コンタクトホー
ル壁面の周りに誘電体膜を形成させてキャパシタの有効
面積を増大させた２層積層キャパシタ横造を有する半導
体記憶装置の形成方法を供するが、其の１実施例として
、第２八図ないし第２Ｇを参考に説明なすことにする． 第２Ａ図はシリコン基板（１）上の一部に、素子分離酸
化膜（２）を形成し、それに所定距離で離隔された所に
ゲート酸化膜（３〉および、ゲート電極およびゲート電
極線（４および４゜）を形成して、上記ゲート電極（４
）の両側面のシリコン基板（１）内にイオン注入法によ
るソースおよびドレーン領域（６および６゜）を形成し
て後、ゲ｝ｔＶｉおよびゲー１・電極線《４および４″
）の両側面に酸化膜スぺ電極（８＾）を絶縁させるため
露呈された全領域に絶縁用酸化膜（７）を一定の厚さで
沈着してＭＯＳＦＥＴ （２５）を構成した状態の断面
図である． 第２Ｃ図は上記絶縁用酸化膜（７）の上部にプレート電
極用の伝導物質層（８）を沈着してパターン工程でゲー
ト電極（４）上部の一部からドレーン領域（６′）の上
部を介してゲート電極線（４゜）上部までの絶縁用酸化
１１１１（７）の上部に第１プレート電極（８Ａ）の上
部に第１誘電体膜（９）を形成して、全体的に第１電荷
保存電極用の伝導物質層（１０）を順次的に沈着する．
更に、上記第１電荷保存電極用の伝導物質層（１０）と
ドレーン領域（６′）を相互連結させるため上記第１電
荷保存電極用の伝導物質層（１０》の上部に感光膜（１
１）を塗布して後、ドレン領域（６゜）の上部の感光膜
（１ｌ）を一定部分除いてコンタクトマスク（３２）を
形成した状態を示している．第２Ｄ図は上記感光膜（１
ｌ）を除かれた部分の上記第１電荷保存電極用の伝導物
質１（１０）、第１誘電体膜（９）、第１プレート電極
（８Ａ）および酸化膜（７）を順次に食刻してコンタク
トホール（３１）を形成し、上記感光膜（１１）を完全
に除去して後，上記第１電荷保存電極用の伝導物質層（
ｌＯ）およびコンタクトホール（３１》に第２誘電体膜
（ｌ２）をスペーサ用の伝導物質層（１３゜》を夫々順
次的に沈着した状態の断面図である．ここで、上記スベ
ーサ用伝導物質層（１３゜）はコンタクト部分の第１プ
レート電極（８Ａ）のコンタクトホール（３１）の壁面
（３１Ａ）に形成された第２誘電体膜（ｌ２）を保護す
るため沈着したものである． 第２Ｅ図は上記スペーサ用の伝導物質層（１３’）を非
等方性に食刻してコンタクトホール（３ｌ）の壁面の周
りに伝導物質スベーサ（ｌ３）を形成して後、第１電荷
保存電極用伝導物質層《ｌＯ》の上部およびドレーン領
域（６′）上部の露呈された第２誘電体膜《ｌ２》を食
刻した状態の断面図である． 第２Ｆ図は上記第１！荷保存電極用の伝導物質層《１０
》とドレーン領域（６゜）を連結させるため、露呈され
た電荷保存電極用の伝導物質層（１０》およびコンタク
トホール（３１）の下部（３１８）に更に第２電荷保存
電極用の伝導物質層（１４）を沈着した状態の断面図で
ある．第２Ｇ図は上記第１および第２電荷保存電極（１
４Ａ）の上部に第３誘電体Ｊ１１！（１５）を形成して
後、上記第３誘電体膜（１５）の上部に第２プレーン電
極《１６》を形成して２層積層キャパシタ（４０）を形
成した状態の断面図である． 上記の本発明の１実施例はコンタクトホール（３１）の
側壁（３１Ａ）に誘電体膜《１２》を形成し、上記誘電
体膜（１２）を保護するためコンタクトホール《３１》
の側壁（３１Ａ）に伝導体物質スペーサ（ｌ３》を形成
して後、上記の構造上部に電荷保存電極（１４Ａ）を形
成してコンタクトホール（３１）を介して２層積層キャ
パシタ（４０）の電荷保存電極（１４Ａ）をＭＯＳＦＥ
Ｔ （２５）のドレーン領域（６″）に接続する工程方
法である．下記３Ａ図から第３Ｇ図までは本発明の他の
実施例によってコンタクトホールの壁面の周りに誘電体
膜を４する方法であつて、結果的に第２６図に示された
構造とは略同一であるが夫々の製造方法は異なる． 第３Ａ図は上記２Ｂ図のＭＯＳＦＥＴ （２５）製造工
程後に第１プレート用の伝導物質（８）を露呈された全
領域にわたって一定の厚さで沈着した状態の断面図であ
る． 第３Ｂ図はパターン工程により上記ゲート電極《４》上
部の一部で、ドレーン領域（６′）上部を介してゲート
電極線《４″》上部の絶縁用酸化膜上に第１プレート電
極（８Ａ）を形成し、後に形成される電荷保存電極（１
４Ａ）をドレーン領域《６″）に連結させるため、ドレ
ーン領域《６゛》上部の一定部分の第１プレート電極（
８Ａ）と絶縁用酸化膜（７）を除いてコンタクトホール
（３１）を形成して露呈された第１プレート電極《８Ａ
》およびドレーン領域（６゜）上部に第１誘電体膜（９
》を形成した状態の断面図である． 第３Ｃ図は上記誘電体膜《９》の上部および絶縁用酸化
膜（７）の上部の一部に第１電荷保存電極用の伝導物質
層（１０）を沈着して、その上に窒化膜《１８》を沈着
する．更に窒化膜〈ｌ８》をコンタクトホール（３１）
内部にだけ残すため感光膜（１９） （またはＰｏｌｙ
ｉｍｉｄｅ、または５０６》を塗布した状態を示してい
る．第３Ｄ図は感光膜（１９） （またはＰｏｌｙｉ
鳳ｉｄｅまたはＳＯＣ ）と窒化ＪＩＱ（１８）の食刻
選択比を同一になるようにしてエッチバック工程を施し
て、コンタクトホール（３ｌ）内の第１電荷保存電極用
の伝導物質層《ｌＯ》の上部にだけ窒化膜（ｌ８）を残
留させて後、上記工程によって露呈された第１電荷保存
電極用伝導物質層〈ｌＯ）の上部に成長させた状態の断
面図である． 第３Ｅ図は上記形成された熱的酸化１１１１（２０）を
マスクに使用してコンタクトホール（３１）の下部（３
１Ｂ）の窒化膜（ｌ８）だけを食刻した後、上記工程で
露呈されたコンタクトホール（ｌＯ）を食刻した後、上
記第１電荷保存電極用の伝導物質層（１０）およびドレ
ーン領域（６゛）を食刻停止点にして上記熱的酸化膜（
２０）とコンタクトホール（３ｌ）の下部（３１Ｂ）の
露呈された第１誘電体膜（９）を食刻した状態の断面図
である． 第３Ｆ図は上記第１電荷保存電極用の伝導物質層《ｌＯ
》およびドレーン領域（６゜）上部に第２電荷保存電極
用の伝導物質層（ｌ４）を沈着して後、マスクパターン
工程により電荷保存電極（１４Ａ）を形成した状態の断
面図である． 第３Ｇ図は上記電荷保存電極（１４Ａ）上部に第２誘電
体膜（ｌ５）を形成して上記第１誘電体Ｉ！（９）と接
触して後、上記夫々の第１および第２誘電体膜（９およ
び１５）上部に第２プレート電極（１６》を形成した２
層積層キャパシ・タ（４０）を形成した状態の断面図で
ある．上記の本発明の実施例はコンタクトホール（３ｌ
）側壁（３１Ａ）周りに誘電体Ｍ（９）を形成するため
、第３Ｄ図および第３Ｅ図に説明された通り感光膜《ｌ
９》および窒化膜《ｌ８》を食刻選択比が同一なるよう
にした後にコンタクトホール（３ｌ）の下部（３１Ｂ）
にだけ窒化膜《ｌ８》を残留させるエッチバック工程を
応用してコンタクトホール（３１》の壁面（３１Ａ）に
誘電体１１Ｋ（９）を形成する工程方法である．第４図
は従来の方法により製造されたセルプレート電１（６０
）が第１および第２電背保存電極（５８および６６Ａ》
により２層積層キャパシタ構造（８０）を有する半導体
記憶装置の１実施例の断面図である．構造を簡単に説明
するとシリコン基板（５ｌ）上部の一部に素子分離酸化
１！！（５２）を形成し、ゲート酸化膜（５３）、これ
から離隔された所にゲート電極およびゲート電極線（５
４および５４′）を形成する．更に、イオン注入でゲー
ト電極《５４）両側面シリコン基板（５１）内にソース
およびドレーン領域（５６および５６′）を形成し、ド
レーン（５６゜）領域の上部の一部を除いた全領域に絶
縁用酸化膜（５７》を形成してＭＯＳＦＥＦ（７５）を
形成し、上記ＭＯＳＦＥＴ （７５）のドレーン領域（
５６’）に電気的に接続される２層ｉｌｌ層キャパシバ
８０》を形成する．上記２層積層キャパシタ（８０）は
ドレーン領域（５６’）に接続された第１電荷保存電極
１壬扉士べＮｉ円上記の構造は第１および第２電荷保存
電極（５８． ６６Ａ）を相互接続するために形成する
コンタクトホール壁面に酸化膜スベーサ（６７）が形成
され、これによりキャパシタ容量が増大されるのを制限
することになる． したがって、本発明の他の実施例は上記第４図のコンタ
クトうにするもので、第５八図ないし第５Ｇ図を参考に
してこれを詳細に説明なすことにする． 第５Ａ図はシリコン基板（５１）上部の一部に素子分離
酸化１！（５２）を形成して、それに所定距離で離隔さ
れた所にゲート酸化膜（５３）およびゲート電極（５４
）両側面のシリコン基板（５ｌ）内にソースおよびドレ
ーン領域（５６および５６′》を形成して後、ゲート電
極およびゲート電極線（５４および５４′）の両側面に
酸化膜スペーサ（５５）を形成した状態の断面図である
． 電極（６０）の一定部分には側面壁に酸化膜スペーサ（
６７）が形成された用酸化膜（５７）を形成してＭＯＳ
ＦＥＴ ＜７５）を形成する．更にドレーン領域（５６
’）上部の上記絶縁用酸化膜（５７）の一定部分をパタ
ーン工程で１ｃを （５６″）く電気的に接続して、上記第１電荷保存電極
（５８）上部には第１誘電体膜（５９）を形成した状態
の断面図である．第５Ｃ図は上鴫１誘電体膜（５９）の
上部にプレート電極（６０）を形成し、その上部に第２
誘電体膜（６ｌ）を形成した後第２電荷保存電極用の伝
導物質層（６２’）を第１ｔｍ保存電極（５８）に連結
させるためウコンタクトホール（７１》の壁面（７１Ａ
）に伝導物質スベーサ（６５）を形成し、これにより、
コンタクトホール（７ｌ）の壁面に形成された上記第３
誘電体膜（６４）が保護されるようにする．更に、上記
工程によって露出された上記の第２電荷保存電極用の伝
導物質層（６２゜》上部の第３誘電体膜（６４》とコン
タクトホール（７１）の下部（７１Ｂ）の第３誘電ど ある上記感光膜（６３）を除いてコンタクトマスク（７
２）を形成した状態の断面図である． 第５Ｄ図は上記感光膜（６３）が除かれた部分の上記電
荷保存電極用の伝導物質層（６２’）、第２誘電体膜《
６１）、プレートｔ極（６０）、更に、第１誘電体膜（
５９）を順次に食刻してコンタクトホール（７ｌ）を形
成し、上記の感光膜《６３）を完全に除き、更に、コン
タクトホール（７１）側壁に誘電体膜を形成させるため
上記の第２電荷保存電極用の伝導物質層（６２′）およ
びコンタクトホール（７１）に第３誘電体膜（６４）を
形成し、上記第３誘電体ＩＩ！（６４）上部および側面
にスベーサ用伝導物質１ｔ荷保存電１（５８）を連結す
るため、露出された全領域の上部に第３ｔ荷保存電極用
の伝導物質層（６６）を沈着する．第５Ｇ図は上記の第
２および第３電荷保存電極用の伝導物質層（６２゜およ
び６６）をマスクパターン工程によって第２１荷保存電
極（６６Ａ）を形成して２層積層キャパシタ《８０》を
形成した状態の断面図である．以上で分かるように、上
記第１および第２ｔ荷保存電極（５８および６６Ａ》は
プレート電極《６０）を中心にサンドウィッチニ横造で
あるが、上記コンタクトホホール（７１）を介して相互
接続されながらコンタクトホール（７ｌ）の側面（７１
Ａ）には誘電体Ｉ１！（６４）が形成されるのを知り得
る． の工程に対して記述する． （６８）は除く． 第６Ａ図は上記の第５Ｂ図の次工程で第１誘電体膜（５
９）上部にプレート電極用の伝導物質層（６０゜）を沈
着した状態の断面図である．一ン工程でプレートＩＪ（
６０）を形成し、次工程で形成される第２電荷保存電極
（６２）を第１電荷保存電極（５８）に連結させるため
ゲート電極線（５４’）上部のプレート電極（６０）お
よび第１誘電体膜（５９）の一定部分を順次的に食刻し
てコンタクトホール（７ｌ）を形成し、上記プレート電
極〈６０》およびコンタクトホール《７ｌ）に第２誘電
体ｌｉｆｔ（６１）を形成した状態の断面図である． 第６Ｃ図は上記の第２誘電体膜（６ｌ）上部に第２電荷
保存電極用の伝導物質層（６２’）、窒化ＩＩＩ（６８
）およびエッチバック（Ｅｔｃｈ Ｂａｃｋ）工程を施
すための感光膜＜６９） （またはＰｏｌｙｉｗｉｄｅ
、または５０６）を順次的に形成した状態の断面図であ
る．一秒１之 第６ｍｌ記の感光膜（６９） （またはＰｏｌｙｉｍｉ
ｄｅ、またはＳＯＧ ）と窒化膜（６８）の食刻選択比
を等しくなしたエッチバック工程を施すことによって、
コンタクトホール《７１）内の第２電荷保存電極用の伝
導物質層（６２″）上部にだけ窒化膜《６８》を残し、
他の部分の窒化膜その後に、上記工程により露呈された
上記第２電荷保存電極３． 用の伝導物質Ｎ（６２’）上部に熱的酸化膜（７０》を
成長させ赴徘１四曝７面ｍ〒ここで、熱的酸化ｉｌｌ（
７０）を成長させる際にコンタクトホール（７１）下部
の窒化膜《６８》は障壁層に使用されてコンタクトホー
（６８）、第２電荷保存電極用の伝導物質層（６２゜）
を順次的に除いて後上記熱的酸化膜（７０）全体および
コンタクトホール（７１》下部の第２誘電体ＩＩＩ（６
１）の一部を除いた状態の断面図である．ここで熱的酸
化膜相 《７０》は上記の窒化膜（６８》、第２電荷保存電極を
伝導物質１（６２’）をおよび第１電荷保存電極（５８
）が夫々食刻停止領域に｛ｆｌされる．第６Ｆ図は上記
の第１電荷保存電極〈５８）に接続させるために露呈さ
れた第２電荷保存電極用の伝導物質層（６２″）および
コンタクトホール《７１》内部に第３電荷保存電極用の
伝導物質層（６６）を沈着した状態の断面図である． 第６Ｇ図は上記の第２および第３電荷保存電極用の伝導
物質層臣 第１電荷保存電極（５８）に接続か〜た状態であって、
２層積層キャバシタ（８０》を完成した状態の断面図で
ある．ここで、注視すべきことは本発明の第３実施例お
よび第４実．篇姦 された２層積層キャパシタの構造は同一であるが第１お
よび第２電荷保存電極（５８および６６Ａ）をプレート
電極《６０》を介して相互接続する時コンタクトホール
の側壁にも誘電体膜を形成するための方法にその差異点
がある． また、本願明細書では説明が省略されているが上記の第
５Ｇ図および第６Ｇ図の工程以後に相互に全体的に絶縁
層を形成して決、ソース領域（６》にビー／ト線を接続
させて保護層を形成すると、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）横造の
半導体記憶装置を形成できるようになる． 〔発明の効果〕 上記の本発明の種々な実施例で分かるように２層積層キ
ャパシタ構造を形成する際、所定の電極を中間に置いて
上、下部にある夫々の電極を相互接続するため形成する
コンタクトホール側壁の周りにもスベーサのかわりに薄
い誘電体膜を形成することで、同一な面積のセル構造で
キャパシタ容量を増加させ得る顕著な効果ガあ
装置およびηの製造方法に関するもので、特に、２層積
層キャパシタ構造で形成される多数の電極間を相互接続
するためのコンタクトホールを形成するとき、コンタク
トホール壁面にも誘電体膜を形成して、キャパシタ容量
を増大させた２層積層キャパシタ構造を有する半導体記
憶装！および役の製造方法に関するものである．［従来
の技術］ ＤＲＡＭ半導体記憶装置は集積度の増加によりキャパシ
タ構造がトレンチ型および積層型構造に大きく分類され
て現在まで種々な構造等が開発されて来た．積層型キャ
パシタ構造の場合、集積度増加による単位セルの面積が
縮小されキャパシタの容量側面で限界に達する．このよ
うなキャパシタ容量に対する限界を克服するため、１例
としてプレート電極が電荷保存電極を中心に上下にサン
ドウィッチされた２層キャパシタ構造で形成する方法と
、また他の１例としては第１次及び第２次電荷保存電極
がプレート電極を中心に上下にサンドウィッチされた２
層積層キャパシタ構造で形成する方法が提示された． 従来の２層積層キャパシタの形成方法は上記１例の電荷
保存電極とドレー２電極を接触させるためドレーン電極
の上のプレート電極の一定部分にコンタクトホールを形
成するか、上記のまた他の例の第２次電荷保存電極と第
１次電荷保存電極を相互に連結させるため第１次電荷保
存電極の上部のプレート電極の一定部分にコンタクトホ
ールを形成する時に、上記コンタクトホールの側壁（プ
レーＩ３ と電極側壁》に酸化膜スペーサを形成４ｐ４−ことで、
１レート！極と電荷保存電極間との短絡（ショート：
Ｓｈｏｒｔ ）を防止しながらコンタクトしようとする
夫々の電極等を相互接触させた．［発明が解決しようと
する課題］ しかし、上記コンタクトホールの側面に酸化膜スペーサ
を形成することで、酸化膜スベーサは誘電体に梗用でき
ないことにより者が゛１１ 酸化膜スペーサの側壁÷←−キャパシタの有効表面積が
減少した．従って、本発明は上記の従来り種々の実施例
の楕造と同一な２層積層キャパシタ構造より，キャパシ
タ容量を増大させるためコンタクトホール側壁に絶縁膜
スペーサを形成する代わりに誘電体膜を形成して、キャ
パシタ有効面積を増大させた２層積層キャパシタを有す
る半導体記憶装置および其の製造方法を供することにそ
の目的がある． 従って、本発明は従来の２Ｎ積層キャパシタの横造より
コンタクトホール側面に形成される誘電体の表面積ニよ
り大きいキャパシタ容量を得ることができる． ［課題を解決するための手段］ このような目的を達成するために、本発明の一つの特徴
は、シリコン基板上にゲート電極及びゲート電極線、ソ
ースおよびドレーン領域が形成され、これらの上部に絶
縁用酸化膜が形成されたＭＯＳＦＥＴと上記ＭＯＳＦＥ
Ｔドレーン領域に電気的に接続されるように構成した２
層の積層キャパシタ構造で成る半導体記憶装置の製造方
法において、 上記２層の積層キャパシタを形成する工程は、上記ゲー
ト電極の上部の一部でドレーン領域上部を介してゲート
電極線上部の絶縁用酸化膜上に第１プレート電極を形成
する段階と、 ってコンタクトホール壁面に伝導物価スペーサを形成す
る段階と、上記第１電荷保存電極用の伝導物質層の上部
およびドレーン領域の上部の露呈された第２誘電体膜を
除いてのち、露呈された全体表面上に第２電荷保存電極
用の伝導物質層を２審して、相互に接続された上記第１
および第２電荷保存電極用の伝導物質層をマスクパター
ン工程によって電荷保存１８極を形成し、これによって
上記電荷保存電極が側面壁に誘電体膜が形成されたコン
タクトホールを介して上記ドレーン領域に電気的に接続
さセる段階と、上記電荷保存電極の上部に第３誘電体膜
を形成し、その上部には第２プレート電極を形成するの
を特徴とする．上記ドレーン領域の上部に形成された第
１電荷保存電極用の伝導物質層、第１誘電体膜、第１プ
レート電極および絶縁用酸化膜の一部を形成する段階と
、 上記全体の表面上に第２誘電体展およびスベーサ用の伝
導物質を形成し、上記スベーサ用の伝導物質を非等方性
エッチングによこのような目的を達成するために、本発
明の他の特徴は、シリコン基板上にゲート電極およびゲ
ート電極線、ソースおよびドレーン領域が形成され、こ
れら上部に絶縁用酸化膜が形成されたＭＯＳＦＥＴと、
上記ＭＯＳＦＥＴのドレーン領域に電気的に接続できる
ように構成した２層ＷＩＮキャパシタ構造でなる半導体
記憶装置の製造方法において、 上記２層積層キャパシタを形成する工程は、上記ゲート
電極の上部でドレーン領域の上部を介してゲート電極線
上部の絶縁用酸化膜上に第１プレート電極を形成する段
階と、 上記ゲート領域の上部に形成された第１プレート電極お
よび絶縁用酸化膜の一部をコンタクトマスクパターン処
理によって順次に食刻してコンタクトを形成する段階と
、上記第１プレート電極の上部およびコンタクトホール
上部に第１誘電体膜を形成し、上記露呈された全体表面
上に第１電荷保存電極用の伝導物質層を形成する段階と
、上記第１電荷保存電極用の伝導物質層の上部に窒化膜
を除き、上記露呈された第１電荷保存電極用の伝導物質
層の上部に熱的酸化膜を成長する段階と、 上記熱的酸化膜をマスク層に用いて上記コンタクトホー
ル内に残っている窒化膜をエッチングして露呈されたコ
ンタクトホールの下部にある第１電荷保存電極用の伝導
物質層を食刻して後、上記熱的酸化膜と上記コンタクト
ホール下部に露呈された第１誘電体膜を除く段階と、 れた上記第１および第２電荷保存電極用伝導物質層をマ
スクバタン工程によって、上記第１誘電体膜の上部の一
部にかけて電荷保存Ｔ４極を形成し、それによって上記
電荷保存電極が側面壁に誘電体膜が形成されたコンタク
トホールを介して上記ドレーン領域に電気的に接続され
る段階と、 上記電荷保存電極の上部に第２誘電体膜を形成し、その
上部には第２プレート電極を形成したのを特徴とする．
このような目的を達成するために、本発明の他の特徴に
よると、 シリコン基板上にゲート電極およびゲート電極線、ソー
スおよびドレーン領域が形成され、これらの上部に絶縁
用酸化膜が形成されたＭＯＳＦＥＴと、上記ＭＯＳＦＥ
Ｔのドレーン領域に電気的に接続されるように横成した
２層積層キャパシタ構造である半導体記憶装置の製遣方
法において、 上記２層積層キャパシタを形成する工程は、上記ドレー
ン領域の上部の絶縁用酸化膜の一部をパターン工程で除
き、上記絶縁用酸化膜および露呈されたドレーン領域の
上部に第１電荷保存電極を形成する段階と、上記第１電
荷保存電極の上部に第１誘電体膜を形成し、その上部に
はプレート電極を形成する段階と、極線の上部に形成さ
れた第２電荷保存電極用の伝導物質層、第２誘電体膜、
プレート電極および第１誘電体膜の一部をコンタクトバ
タン処理によって順次に食刻してコンタクトホールを形
成する段階と、 上記全体の表面上に第２誘電体膜およびスペーサ用伝導
物質を形成し、上記スベーサ用伝導物質を非等方性エッ
チングによってコンタクトホール壁面に伝導物質スペー
サを形成する段階と、上記第２電荷保存電極用の伝導物
質層の上部およびコンタクに接続された上記第２および
第３電荷保存電極用の伝導物質層をマスクパターン工程
によって第２電荷保存電極を形成し、それによって上記
第２電荷保存電極が側面壁に誘電体膜を介して上記ドレ
ー〉領域に電気的に接続されるようにしたのを特徴とす
る．このような目的を達成するために、本発明の他の特
徴は、シリコン基板上にゲート電極およびゲート電極線
、ソースおよびドレーン領域が形成され、これら上部に
絶縁用酸化膜が形成されたＭＯＳＦＥＴと、上記ＭＯＳ
ＦＥＴのドレーン領域に電気的に接続されるように構成
した２層積層キャパシタ構造で成る半導体記憶装置の製
造方法において、 上記２層積層キャパシタを形成する工程は、上記ドレー
ン領域の上部の絶縁用酸化膜および露呈されたドレーン
領域の上部第Ｉ！荷保存電極を形成する段階と、上記第
１電荷保存電極の上部に第１誘電体膜を形成し、その上
部にはプレート電極を形成する段階と、上記ゲート電極
線の上部に形成されたプレート電極および第１誘電体膜
の一部をコンタクトマスクパターン処理によって順次に
食刻してコンタクトホールを形成する段階と、上記プレ
ート電極上部およびコンタクト上部に第２誘電体膜を形
成し、上記露呈された全体表面上に第２電荷保存電極用
の伝導物質層を形成する段階と、 上記第２電荷保存電極用の伝導物質層の上部４に窒化膜
を形成してのち、エッチバック電極用の伝導物質層の上
部の窒化膜だけのこして、余りの窒化膜を除き、上記露
呈された第２電荷保存電極用の伝導物質層の上部に熱的
酸化膜を形成する段階と、上記熱的酸化膜をマスク層に
用いて上記コンタクトホール内に残している窒化膜をエ
ッチングして露呈されたコンタクトホールの下部上にあ
る第２電荷保存電極用の伝導物質層を食刻してのち、上
記熱的酸化膜と上記コンタクトホールの下部に露呈され
た第２誘電体膜を除く段階と、 上記露呈された全体表面上に第３電荷保存電極用の伝導
物質層を雲着し、相互に接続された上記第２及び第３電
荷保存電極用の伝導物質層をマスクパターン工程によっ
て第２電荷保存電極を形成し、それによって上記第２電
荷電極が側面壁に誘電体膜が形成されたコンタクトホー
ルを介して上記第１電荷保存電極を介して上記ドレーン
領域に電気的に接続されるようになしたのを特徴とする
．このようなな目的を達成するために、本発明の他の特
徴は、シリコン基板上にゲート電極およびゲート電極線
、ソースおよびドレーン領域が形成され、上記ゲートＴ
４ｆＩＩおよびゲート電極線上部には絶縁用酸化膜が形
成されたＭＯＳＦＥＴと、上記ＭＯＳＦＥＴのど上記第
２層積層キャパシタは、 上記ゲート電極の上部の一部とゲート電極線上部の絶縁
用の酸化膜上に形成された第１プレート電極と、上記ド
レーン領域の上部で第１プレート電掻を介して形成され
、ｌＩ１面壁および下部を有するコンタクトホールと、
上記第１プレート電極の上部および上記コンタクトホー
ルの側面壁に形成された第１誘電体膜と、 上記第１誘電体展が形成された第１プレート電極と、上
記側面壁に第１誘電体膜が形成されたコンタクトホール
を介して上記ドレーン領域の上部に形成され、それによ
って上記ドレーン領域に電気的に接続されるように形成
された電荷保存電極と、上記の電荷保存電極の上部に形
成された第２誘電体展と、上記第２誘電体膜の上部に形
成された第２プレート電極で構成されるのを特徴とする
． このような目的を達成するために、本発明の他の特徴は
、シリコン基板上にゲート電極およびゲート電極線ソー
スおよびドレーン領域が形成され、上記ゲート電極およ
びゲート電極線の上部には絶縁用酸化膜が形成されたＭ
ＯＳＦＥＴと、上記ＭＯＳＦＥＴのドレーン領域に電気
的に接続されて構成した２層積層キャパシタを備えた半
導体記憶装置において、 上記２層積層キャパシタは、 上記ゲート電極の上部の一部およびゲート電極線の上部
の絶縁用酸化膜とドレーン領域の上部の一部に形成され
た第１電荷保存電極と、 ゲート電極線の上部で後に形成されるコンタクトホール
の下部を除いた上記第１ｔ荷保存電極の上部に形成され
た第１誘電体膜と、 上記ゲート電極の上部およびゲート電極線の上部の一部
の絶縁用酸化膜の上部と上記第１誘電体膜の上部に形成
されたプレート電極と、 上記ゲート電極の上部で上記プレート電極を介して形成
するが、側面側および下部を有するコンタクトホールと
、上記プレート電極の上部およびコンタクトホールの側
面壁に形成された第２誘電体膜と、 コンタクトホールの下部に露呈された第１電荷保存電極
の上部および上記の第２誘電体膜の上部に第２電荷保存
電極が形成され、それによって上記第２電荷保存電極の
側面壁に誘電体膜が形成されたコンタクトホールを介し
て上記第１電荷保存電極を介して上記ドレーン領域に電
気的に接続されるように楕成したのを特徴とする． 〔実施例〕 以下、添付の図面参照で詳細に説明すると次の通りであ
る．第１図は従来の方法により形成された電荷保存電極
（１４Ａ）が第１および第２プレート電極（８Ａおよび
１６》でサンドウィッチされた２層積層キャパシタ構造
を有する半導体記憶装置を示す断面図である．構造を簡
単に説明すると、シリコン基板（１）上部の一部に素子
分離酸化膜（２）を形成し、これから離隔された所にゲ
ート酸化膜（３）およびゲート電極およびゲート電極線
（４および４′）を形成する．更に、イオン注入でゲー
ド電極（４）の両側面のシリコン基板（６゛）領域の上
部の一部を除いた全領域に絶縁用酸化１１Ｉ（７）を成
形してＭＯＳＦＥＴ （２５）を構成する．更に、上記
ＭＯＳＦＥＴ （２５）のドレーン領域（６′）に電気
的に接続される２層積層キャパシタ（３０）を形成する
．上記２層積層キャパシタ（３０）は上記絶縁用酸化膜
（７）の上部に第１プレート電極（８Ａ） 、キャパシ
タ誘電体ＷＡ（９）、電荷保存電極（１４Ａ） ．誘電
体膜（１５）および第２プレート電極（１６）が夫々順
次的積層させて形成されている．上記プレート電極（８
Ａ）の一定部分には側面壁に酸化膜スベーサ（１７）が
形成されたコンタクトホール（３１）を形成して上部の
電荷保存電極（ １４Ａ ）を上記コンタクトホール（
３１）を介してＭＯＳＦＴ （２５）のドレーン領域（
６゜）に接続させた状態を示している． しかし、上記のような従来構造は冒頭で言及したような
欠点を伴う．したがって、本発明は上記コンタクトホー
ル壁面の周りに誘電体膜を形成させてキャパシタの有効
面積を増大させた２層積層キャパシタ横造を有する半導
体記憶装置の形成方法を供するが、其の１実施例として
、第２八図ないし第２Ｇを参考に説明なすことにする． 第２Ａ図はシリコン基板（１）上の一部に、素子分離酸
化膜（２）を形成し、それに所定距離で離隔された所に
ゲート酸化膜（３〉および、ゲート電極およびゲート電
極線（４および４゜）を形成して、上記ゲート電極（４
）の両側面のシリコン基板（１）内にイオン注入法によ
るソースおよびドレーン領域（６および６゜）を形成し
て後、ゲ｝ｔＶｉおよびゲー１・電極線《４および４″
）の両側面に酸化膜スぺ電極（８＾）を絶縁させるため
露呈された全領域に絶縁用酸化膜（７）を一定の厚さで
沈着してＭＯＳＦＥＴ （２５）を構成した状態の断面
図である． 第２Ｃ図は上記絶縁用酸化膜（７）の上部にプレート電
極用の伝導物質層（８）を沈着してパターン工程でゲー
ト電極（４）上部の一部からドレーン領域（６′）の上
部を介してゲート電極線（４゜）上部までの絶縁用酸化
１１１１（７）の上部に第１プレート電極（８Ａ）の上
部に第１誘電体膜（９）を形成して、全体的に第１電荷
保存電極用の伝導物質層（１０）を順次的に沈着する．
更に、上記第１電荷保存電極用の伝導物質層（１０）と
ドレーン領域（６′）を相互連結させるため上記第１電
荷保存電極用の伝導物質層（１０》の上部に感光膜（１
１）を塗布して後、ドレン領域（６゜）の上部の感光膜
（１ｌ）を一定部分除いてコンタクトマスク（３２）を
形成した状態を示している．第２Ｄ図は上記感光膜（１
ｌ）を除かれた部分の上記第１電荷保存電極用の伝導物
質１（１０）、第１誘電体膜（９）、第１プレート電極
（８Ａ）および酸化膜（７）を順次に食刻してコンタク
トホール（３１）を形成し、上記感光膜（１１）を完全
に除去して後，上記第１電荷保存電極用の伝導物質層（
ｌＯ）およびコンタクトホール（３１》に第２誘電体膜
（ｌ２）をスペーサ用の伝導物質層（１３゜》を夫々順
次的に沈着した状態の断面図である．ここで、上記スベ
ーサ用伝導物質層（１３゜）はコンタクト部分の第１プ
レート電極（８Ａ）のコンタクトホール（３１）の壁面
（３１Ａ）に形成された第２誘電体膜（ｌ２）を保護す
るため沈着したものである． 第２Ｅ図は上記スペーサ用の伝導物質層（１３’）を非
等方性に食刻してコンタクトホール（３ｌ）の壁面の周
りに伝導物質スベーサ（ｌ３）を形成して後、第１電荷
保存電極用伝導物質層《ｌＯ》の上部およびドレーン領
域（６′）上部の露呈された第２誘電体膜《ｌ２》を食
刻した状態の断面図である． 第２Ｆ図は上記第１！荷保存電極用の伝導物質層《１０
》とドレーン領域（６゜）を連結させるため、露呈され
た電荷保存電極用の伝導物質層（１０》およびコンタク
トホール（３１）の下部（３１８）に更に第２電荷保存
電極用の伝導物質層（１４）を沈着した状態の断面図で
ある．第２Ｇ図は上記第１および第２電荷保存電極（１
４Ａ）の上部に第３誘電体Ｊ１１！（１５）を形成して
後、上記第３誘電体膜（１５）の上部に第２プレーン電
極《１６》を形成して２層積層キャパシタ（４０）を形
成した状態の断面図である． 上記の本発明の１実施例はコンタクトホール（３１）の
側壁（３１Ａ）に誘電体膜《１２》を形成し、上記誘電
体膜（１２）を保護するためコンタクトホール《３１》
の側壁（３１Ａ）に伝導体物質スペーサ（ｌ３》を形成
して後、上記の構造上部に電荷保存電極（１４Ａ）を形
成してコンタクトホール（３１）を介して２層積層キャ
パシタ（４０）の電荷保存電極（１４Ａ）をＭＯＳＦＥ
Ｔ （２５）のドレーン領域（６″）に接続する工程方
法である．下記３Ａ図から第３Ｇ図までは本発明の他の
実施例によってコンタクトホールの壁面の周りに誘電体
膜を４する方法であつて、結果的に第２６図に示された
構造とは略同一であるが夫々の製造方法は異なる． 第３Ａ図は上記２Ｂ図のＭＯＳＦＥＴ （２５）製造工
程後に第１プレート用の伝導物質（８）を露呈された全
領域にわたって一定の厚さで沈着した状態の断面図であ
る． 第３Ｂ図はパターン工程により上記ゲート電極《４》上
部の一部で、ドレーン領域（６′）上部を介してゲート
電極線《４″》上部の絶縁用酸化膜上に第１プレート電
極（８Ａ）を形成し、後に形成される電荷保存電極（１
４Ａ）をドレーン領域《６″）に連結させるため、ドレ
ーン領域《６゛》上部の一定部分の第１プレート電極（
８Ａ）と絶縁用酸化膜（７）を除いてコンタクトホール
（３１）を形成して露呈された第１プレート電極《８Ａ
》およびドレーン領域（６゜）上部に第１誘電体膜（９
》を形成した状態の断面図である． 第３Ｃ図は上記誘電体膜《９》の上部および絶縁用酸化
膜（７）の上部の一部に第１電荷保存電極用の伝導物質
層（１０）を沈着して、その上に窒化膜《１８》を沈着
する．更に窒化膜〈ｌ８》をコンタクトホール（３１）
内部にだけ残すため感光膜（１９） （またはＰｏｌｙ
ｉｍｉｄｅ、または５０６》を塗布した状態を示してい
る．第３Ｄ図は感光膜（１９） （またはＰｏｌｙｉ
鳳ｉｄｅまたはＳＯＣ ）と窒化ＪＩＱ（１８）の食刻
選択比を同一になるようにしてエッチバック工程を施し
て、コンタクトホール（３ｌ）内の第１電荷保存電極用
の伝導物質層《ｌＯ》の上部にだけ窒化膜（ｌ８）を残
留させて後、上記工程によって露呈された第１電荷保存
電極用伝導物質層〈ｌＯ）の上部に成長させた状態の断
面図である． 第３Ｅ図は上記形成された熱的酸化１１１１（２０）を
マスクに使用してコンタクトホール（３１）の下部（３
１Ｂ）の窒化膜（ｌ８）だけを食刻した後、上記工程で
露呈されたコンタクトホール（ｌＯ）を食刻した後、上
記第１電荷保存電極用の伝導物質層（１０）およびドレ
ーン領域（６゛）を食刻停止点にして上記熱的酸化膜（
２０）とコンタクトホール（３ｌ）の下部（３１Ｂ）の
露呈された第１誘電体膜（９）を食刻した状態の断面図
である． 第３Ｆ図は上記第１電荷保存電極用の伝導物質層《ｌＯ
》およびドレーン領域（６゜）上部に第２電荷保存電極
用の伝導物質層（ｌ４）を沈着して後、マスクパターン
工程により電荷保存電極（１４Ａ）を形成した状態の断
面図である． 第３Ｇ図は上記電荷保存電極（１４Ａ）上部に第２誘電
体膜（ｌ５）を形成して上記第１誘電体Ｉ！（９）と接
触して後、上記夫々の第１および第２誘電体膜（９およ
び１５）上部に第２プレート電極（１６》を形成した２
層積層キャパシ・タ（４０）を形成した状態の断面図で
ある．上記の本発明の実施例はコンタクトホール（３ｌ
）側壁（３１Ａ）周りに誘電体Ｍ（９）を形成するため
、第３Ｄ図および第３Ｅ図に説明された通り感光膜《ｌ
９》および窒化膜《ｌ８》を食刻選択比が同一なるよう
にした後にコンタクトホール（３ｌ）の下部（３１Ｂ）
にだけ窒化膜《ｌ８》を残留させるエッチバック工程を
応用してコンタクトホール（３１》の壁面（３１Ａ）に
誘電体１１Ｋ（９）を形成する工程方法である．第４図
は従来の方法により製造されたセルプレート電１（６０
）が第１および第２電背保存電極（５８および６６Ａ》
により２層積層キャパシタ構造（８０）を有する半導体
記憶装置の１実施例の断面図である．構造を簡単に説明
するとシリコン基板（５ｌ）上部の一部に素子分離酸化
１！！（５２）を形成し、ゲート酸化膜（５３）、これ
から離隔された所にゲート電極およびゲート電極線（５
４および５４′）を形成する．更に、イオン注入でゲー
ト電極《５４）両側面シリコン基板（５１）内にソース
およびドレーン領域（５６および５６′）を形成し、ド
レーン（５６゜）領域の上部の一部を除いた全領域に絶
縁用酸化膜（５７》を形成してＭＯＳＦＥＦ（７５）を
形成し、上記ＭＯＳＦＥＴ （７５）のドレーン領域（
５６’）に電気的に接続される２層ｉｌｌ層キャパシバ
８０》を形成する．上記２層積層キャパシタ（８０）は
ドレーン領域（５６’）に接続された第１電荷保存電極
１壬扉士べＮｉ円上記の構造は第１および第２電荷保存
電極（５８． ６６Ａ）を相互接続するために形成する
コンタクトホール壁面に酸化膜スベーサ（６７）が形成
され、これによりキャパシタ容量が増大されるのを制限
することになる． したがって、本発明の他の実施例は上記第４図のコンタ
クトうにするもので、第５八図ないし第５Ｇ図を参考に
してこれを詳細に説明なすことにする． 第５Ａ図はシリコン基板（５１）上部の一部に素子分離
酸化１！（５２）を形成して、それに所定距離で離隔さ
れた所にゲート酸化膜（５３）およびゲート電極（５４
）両側面のシリコン基板（５ｌ）内にソースおよびドレ
ーン領域（５６および５６′》を形成して後、ゲート電
極およびゲート電極線（５４および５４′）の両側面に
酸化膜スペーサ（５５）を形成した状態の断面図である
． 電極（６０）の一定部分には側面壁に酸化膜スペーサ（
６７）が形成された用酸化膜（５７）を形成してＭＯＳ
ＦＥＴ ＜７５）を形成する．更にドレーン領域（５６
’）上部の上記絶縁用酸化膜（５７）の一定部分をパタ
ーン工程で１ｃを （５６″）く電気的に接続して、上記第１電荷保存電極
（５８）上部には第１誘電体膜（５９）を形成した状態
の断面図である．第５Ｃ図は上鴫１誘電体膜（５９）の
上部にプレート電極（６０）を形成し、その上部に第２
誘電体膜（６ｌ）を形成した後第２電荷保存電極用の伝
導物質層（６２’）を第１ｔｍ保存電極（５８）に連結
させるためウコンタクトホール（７１》の壁面（７１Ａ
）に伝導物質スベーサ（６５）を形成し、これにより、
コンタクトホール（７ｌ）の壁面に形成された上記第３
誘電体膜（６４）が保護されるようにする．更に、上記
工程によって露出された上記の第２電荷保存電極用の伝
導物質層（６２゜》上部の第３誘電体膜（６４》とコン
タクトホール（７１）の下部（７１Ｂ）の第３誘電ど ある上記感光膜（６３）を除いてコンタクトマスク（７
２）を形成した状態の断面図である． 第５Ｄ図は上記感光膜（６３）が除かれた部分の上記電
荷保存電極用の伝導物質層（６２’）、第２誘電体膜《
６１）、プレートｔ極（６０）、更に、第１誘電体膜（
５９）を順次に食刻してコンタクトホール（７ｌ）を形
成し、上記の感光膜《６３）を完全に除き、更に、コン
タクトホール（７１）側壁に誘電体膜を形成させるため
上記の第２電荷保存電極用の伝導物質層（６２′）およ
びコンタクトホール（７１）に第３誘電体膜（６４）を
形成し、上記第３誘電体ＩＩ！（６４）上部および側面
にスベーサ用伝導物質１ｔ荷保存電１（５８）を連結す
るため、露出された全領域の上部に第３ｔ荷保存電極用
の伝導物質層（６６）を沈着する．第５Ｇ図は上記の第
２および第３電荷保存電極用の伝導物質層（６２゜およ
び６６）をマスクパターン工程によって第２１荷保存電
極（６６Ａ）を形成して２層積層キャパシタ《８０》を
形成した状態の断面図である．以上で分かるように、上
記第１および第２ｔ荷保存電極（５８および６６Ａ》は
プレート電極《６０）を中心にサンドウィッチニ横造で
あるが、上記コンタクトホホール（７１）を介して相互
接続されながらコンタクトホール（７ｌ）の側面（７１
Ａ）には誘電体Ｉ１！（６４）が形成されるのを知り得
る． の工程に対して記述する． （６８）は除く． 第６Ａ図は上記の第５Ｂ図の次工程で第１誘電体膜（５
９）上部にプレート電極用の伝導物質層（６０゜）を沈
着した状態の断面図である．一ン工程でプレートＩＪ（
６０）を形成し、次工程で形成される第２電荷保存電極
（６２）を第１電荷保存電極（５８）に連結させるため
ゲート電極線（５４’）上部のプレート電極（６０）お
よび第１誘電体膜（５９）の一定部分を順次的に食刻し
てコンタクトホール（７ｌ）を形成し、上記プレート電
極〈６０》およびコンタクトホール《７ｌ）に第２誘電
体ｌｉｆｔ（６１）を形成した状態の断面図である． 第６Ｃ図は上記の第２誘電体膜（６ｌ）上部に第２電荷
保存電極用の伝導物質層（６２’）、窒化ＩＩＩ（６８
）およびエッチバック（Ｅｔｃｈ Ｂａｃｋ）工程を施
すための感光膜＜６９） （またはＰｏｌｙｉｗｉｄｅ
、または５０６）を順次的に形成した状態の断面図であ
る．一秒１之 第６ｍｌ記の感光膜（６９） （またはＰｏｌｙｉｍｉ
ｄｅ、またはＳＯＧ ）と窒化膜（６８）の食刻選択比
を等しくなしたエッチバック工程を施すことによって、
コンタクトホール《７１）内の第２電荷保存電極用の伝
導物質層（６２″）上部にだけ窒化膜《６８》を残し、
他の部分の窒化膜その後に、上記工程により露呈された
上記第２電荷保存電極３． 用の伝導物質Ｎ（６２’）上部に熱的酸化膜（７０》を
成長させ赴徘１四曝７面ｍ〒ここで、熱的酸化ｉｌｌ（
７０）を成長させる際にコンタクトホール（７１）下部
の窒化膜《６８》は障壁層に使用されてコンタクトホー
（６８）、第２電荷保存電極用の伝導物質層（６２゜）
を順次的に除いて後上記熱的酸化膜（７０）全体および
コンタクトホール（７１》下部の第２誘電体ＩＩＩ（６
１）の一部を除いた状態の断面図である．ここで熱的酸
化膜相 《７０》は上記の窒化膜（６８》、第２電荷保存電極を
伝導物質１（６２’）をおよび第１電荷保存電極（５８
）が夫々食刻停止領域に｛ｆｌされる．第６Ｆ図は上記
の第１電荷保存電極〈５８）に接続させるために露呈さ
れた第２電荷保存電極用の伝導物質層（６２″）および
コンタクトホール《７１》内部に第３電荷保存電極用の
伝導物質層（６６）を沈着した状態の断面図である． 第６Ｇ図は上記の第２および第３電荷保存電極用の伝導
物質層臣 第１電荷保存電極（５８）に接続か〜た状態であって、
２層積層キャバシタ（８０》を完成した状態の断面図で
ある．ここで、注視すべきことは本発明の第３実施例お
よび第４実．篇姦 された２層積層キャパシタの構造は同一であるが第１お
よび第２電荷保存電極（５８および６６Ａ）をプレート
電極《６０》を介して相互接続する時コンタクトホール
の側壁にも誘電体膜を形成するための方法にその差異点
がある． また、本願明細書では説明が省略されているが上記の第
５Ｇ図および第６Ｇ図の工程以後に相互に全体的に絶縁
層を形成して決、ソース領域（６》にビー／ト線を接続
させて保護層を形成すると、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）横造の
半導体記憶装置を形成できるようになる． 〔発明の効果〕 上記の本発明の種々な実施例で分かるように２層積層キ
ャパシタ構造を形成する際、所定の電極を中間に置いて
上、下部にある夫々の電極を相互接続するため形成する
コンタクトホール側壁の周りにもスベーサのかわりに薄
い誘電体膜を形成することで、同一な面積のセル構造で
キャパシタ容量を増加させ得る顕著な効果ガあ
第１図は従来方法により製造された２層積層キャパシタ
楕遣を有する半導体記憶装置の断面図の１実施例図．第
２＋Ａ＋図ないし第２４Ｇ￥図は本発明により２１１Ｊ
！キャパシタ構造を有する半導体記憶装置の製造過程を
示す断面図．第３４Ａｌ図ないし第３４Ｇ？図は本発明
の１実施例により２Ｎ積層キャパシダ構造を有する半導
体記憶装置の製造過程を示す断面図． 第４図は従来方法により製造された２層積層キャパシタ
構造を有する半導体記憶装置の１実施例図．第５４Ａｌ
図ないし第５４Ｇ｝図は本発明の他の実施例により２層
キャパシタ構造を有する半導体記憶装置の製造過程を示
す断面図． 第６ １｝図ないし第６４Ｇ）図は本発明の更に他の実
施例により２層積層キャパシタを有する半導体記憶装置
の製造過程を示す断面図である． １、５ｌ：シリコン基板 ２、５２：素子分離酸化
膜３、５３ ：ゲート酸化膜 ４、４″ ：ゲート電極およびゲート電極線５、５５、
二酸化膜スベーサ ６、６゛：ソースおよびドレーン領域 ７、２０、５７、７０ ： ＃化膜 ８Ａ、１６：第１および第２プレート電極９、ｌ２、１
５：第１、２および３誘電体膜１４Ａ：電荷保存電極
１３、６５；伝導物質スペーサ１１． １９、
６３、６９：惑光膜 ｌ８、６８： 窒化膜５４
、５４゜ ：ゲート電極およびゲート電極線５６、５６
′：ソースおよびドレーン領域５８：第１次電荷保存電
極 ６２、６６Ａ：第２次電荷保存電極 ５９、６１、６４：第１、２および３誘電体膜６０：プ
レート電極
楕遣を有する半導体記憶装置の断面図の１実施例図．第
２＋Ａ＋図ないし第２４Ｇ￥図は本発明により２１１Ｊ
！キャパシタ構造を有する半導体記憶装置の製造過程を
示す断面図．第３４Ａｌ図ないし第３４Ｇ？図は本発明
の１実施例により２Ｎ積層キャパシダ構造を有する半導
体記憶装置の製造過程を示す断面図． 第４図は従来方法により製造された２層積層キャパシタ
構造を有する半導体記憶装置の１実施例図．第５４Ａｌ
図ないし第５４Ｇ｝図は本発明の他の実施例により２層
キャパシタ構造を有する半導体記憶装置の製造過程を示
す断面図． 第６ １｝図ないし第６４Ｇ）図は本発明の更に他の実
施例により２層積層キャパシタを有する半導体記憶装置
の製造過程を示す断面図である． １、５ｌ：シリコン基板 ２、５２：素子分離酸化
膜３、５３ ：ゲート酸化膜 ４、４″ ：ゲート電極およびゲート電極線５、５５、
二酸化膜スベーサ ６、６゛：ソースおよびドレーン領域 ７、２０、５７、７０ ： ＃化膜 ８Ａ、１６：第１および第２プレート電極９、ｌ２、１
５：第１、２および３誘電体膜１４Ａ：電荷保存電極
１３、６５；伝導物質スペーサ１１． １９、
６３、６９：惑光膜 ｌ８、６８： 窒化膜５４
、５４゜ ：ゲート電極およびゲート電極線５６、５６
′：ソースおよびドレーン領域５８：第１次電荷保存電
極 ６２、６６Ａ：第２次電荷保存電極 ５９、６１、６４：第１、２および３誘電体膜６０：プ
レート電極
Claims (1)
- 【特許請求の範囲】 １）シリコン基板上にゲート電極及びゲート電極線、ソ
ースおよびドレーン領域が形成され、これらの上部に絶
縁用酸化膜が形成されたＭＯＳＦＥＴと上記ＭＯＳＦＥ
Ｔドレーン領域に電気的に接続されるように構成した２
層の積層キャパシタ構造で成る半導体記憶装置の製造方
法において、 上記２層の積層キャパシタを形成する工程は、上記ゲー
ト電極の上部の一部でドレーン領域上部を介してゲート
電極線上部の絶縁用酸化膜上に第１プレート電極を形成
する段階と、 上記第１プレート電極の上部の一部に第１誘電体膜を形
成した後、全体の表面上に第１電荷保存電極用の伝導物
質層を形成し、上記ドレーン領域の上部に形成された第
１電荷保存電極用の伝導物質層、第１誘電体膜、第１プ
レート電極および絶縁用酸化膜の一部を形成する段階と
、 上記全体の表面上に第２誘電体膜およびスペーサ用の伝
導物質を形成し、上記スペーサ用の伝導物質を非等方性
エッチングによってコンタクトホール壁面に伝導物質ス
ペーサを形成する段階と、上記第１電荷保存電極用の伝
導物質層の上部およびドレーン領域の上部の露呈された
第２誘電体膜を除いてのち、露呈された全体表面上に第
２電荷保存電極用の伝導物質層を形成して、相互に接続
された上記第１および第２電荷保存電極用の伝導物質層
からマスクパターン工程によつて電荷保存電極を形成し
、これによって上記電荷保存電極を側面壁に誘電体膜が
形成されたコンタクトホールを介して上記ドレーン領域
に電気的に接続させる段階と、上記電荷保存電極の上部
に第３誘電体膜を形成し、その上部には第２プレート電
極を形成するのを特徴とする２層積層キャパシタ構造を
有する半導体記憶装置の製造方法。 ２）上記コンタクトホールを形成する段階は、上記第１
電荷保存電極用の伝導物質層の上部に感光膜を塗布する
段階と、 ドレーン領域の上部に形成される感光膜を一定部分除い
てコンタクトマスクを形成する段階と、 上記感光膜が一定部分除かれたコンタクトマスクに沿っ
て上記第１電荷保存電極用の伝導物質、第１誘電体膜、
第１プレート電極および酸化膜を順次に除く段階と、 上記残余の感光膜をすべて除く段階で成るのを特徴とす
る特許請求の範囲第１項に記載の２層積層キャパシタ構
造を有する半導体記憶装置の製造方法。 ３）シリコン基板上にゲート電極およびゲート電極線、
ソースおよびドレーン領域が形成され、これら上部に絶
縁用酸化膜が形成されたＭＯＳＦＥＴと、上記ＭＯＳＦ
ＥＴのドレーン領域に電気的に接続できるように構成し
た２層積層キャパシタ構造でなる半導体記憶装置の製造
方法において、 上記２層積層キャパシタを形成する工程は、上記ゲート
電極の上部でドレーン領域の上部を介してゲート電極線
上部の絶縁用酸化膜上に第１プレーン電極を形成する段
階と、 上記ゲート領域の上部に形成された第１プレーン電極お
よび絶縁用酸化膜の一部をコンタクトマスクパターン処
理によって順次に食刻してコンタクトを形成する段階と
、 上記第１プレーン電極の上部およびコンタクトホール上
部に第１誘電体膜を形成し、上記露呈された全体表面上
に第１電荷保存電極用の伝導物質層を形成する段階と、 上記第１電荷保存電極用の伝導物質層の上部に窒化膜を
除き、上記露呈された第１電荷保存電極用の伝導物質層
の上部に熱的酸化膜を成長する段階と、 上記熱的酸化膜をマスク層に用いて上記コンタクトホー
ル内に残っている窒化膜をエッチングして露呈されたコ
ンタクトホールの下部上にある第１電荷保存電極用の伝
導物質層を食刻して後、上記熱的酸化膜と上記コンタク
トホール下部に露呈された第１誘電体膜を除く段階と、 上記第１電荷保存電極用の伝導物質層およびドレーン領
域の上部に第２電荷保存電極用の伝導物質層を形成して
、相互に接続された上記第１および第２電荷保存電極用
伝導物質層をマスクパターン工程によって、上記第１誘
電体膜の上部の一部にかけて電荷保存電極を形成し、そ
れによつて上記電荷保存電極が側面壁に誘電体膜が形成
されたコンタクトホールを介して上記ドレーン領域に電
気的に接続される段階と、 上記電荷保存電極の上部に第２誘電体膜を形成し、その
上部には第２プレート電極を形成したのを特徴とする２
層積層キャパシタ構造を有する半導体記憶装置の製造方
法。 ４）上記コンタクトホール内の第１電荷保存電極用の伝
導物質層の上部だけに窒化膜を形成する工程は、 上記第１電荷保存電極用の伝導物質層の上部に全体的に
窒化膜および感光膜を順次に塗布してのち、上記感光膜
と窒化膜の食刻選択比を同一になしてエッチバック工程
を施すのを特徴とする特許請求の範囲第３項に記載の２
層積層キャパシタ構造を有する半導体記憶装置の製造方
法。 ５）シリコン基板上にゲート電極およびゲート電極線、
ソースおよびドレーン領域が形成され、これらの上部に
絶縁用酸化膜が形成されたＭＯＳＦＥＴと、上記ＭＯＳ
ＦＥＴのドレーン領域に電気的に接続されるように構成
した２層積層キャパシタ構造でなる半導体記憶装置の製
造方法において、 上記２層積層キャパシタを形成する工程は、上記ドレー
ン領域の上記の絶縁用酸化膜の一部をパターン工程の除
き、上記絶縁用酸化膜および露呈されたドレーン領域の
上部に第１電荷保存電極を形成する段階と、 上記第１電荷保存電極の上部に第１誘電体膜を形成し、
その上部にはプレート電極を形成する段階と、 上記ドレーン領域の上記に第２誘電体膜を形成してのち
、その上部に第２電荷保存電極用の伝導物質層を形成し
、上記ゲート電極線の上部に形成された第２電荷保存電
極用の伝導物質層、第２誘電体膜、プレーサ電極および
第１誘電体膜の一部をコンタクトパターン処理によって
順次に食刻してコンタクトホールを形成する段階と、 上記全体の表面上に第２誘電体膜およびスペーサ用伝導
物質を形成し、上記スペーサ用伝導物質を非等方性エッ
チングによってコンタクトホール壁面に伝導物質スペー
サを形成する段階と、上記第２電荷保存電極用の伝導物
質層の上部およびコンタクトホールの底部上の露呈され
た第３誘電体膜を除いてのち、露呈された全体表面上に
第３電荷保存電極用の伝導物質層を形成し、相互に接続
された上記第２および第３電荷保存電極用の伝導物質層
をマスクパターン工程によって第２電荷保存電極を形成
し、それによって上記第２電荷保存電極が側面壁に誘電
体膜を介して上記ドレーン領域に電気的に接続されるよ
うになしたのを特徴とする２層積層キャパシタ構造を有
する半導体記憶装置の製造方法。 ６）上記コンタクトホールを形成する段階は、上記第２
電荷保存電極用の伝導物質層の上部に感光膜を塗布する
段階と、 ゲート電極線の上部に形成される感光膜を一定部分除い
てコンタクトマスクを形成する段階と、 上記感光膜が一定部分除かれたコンタクトマスクに沿っ
て上記第２電荷保存電極用の伝導物質層、第２誘電体膜
、プレート電極および第１誘電体膜の一部を順次に除く
段階と、上記残余の感光膜をすべて除く段階で成るのを
特徴とする特許請求の範囲第５項に記載の２層積層キャ
パシタ構造を有する半導体記憶装置の製造方法。 ７）シリコン基板上にゲート電極およびゲート電極線、
ソースおよびドレーン領域が形成され、これら上部に絶
縁用酸化膜が形成されたＭＯＳＦＥＴと、上記ＭＯＳＦ
ＥＴのドレーン領域に電気的に接続されるように構成し
た２層積層キャパシタ構造で成る半導体記憶装置の製造
方法において、 上記２層積層キャパシタを形成する工程は、上記ドレー
ン領域の上記の絶縁用酸化膜および露呈されたドレーン
領域の上部に第１電荷保存電極を形成する段階と、上記
第１電荷保存電極の上部に第１誘電体膜を形成し、その
上部にはプレート電極を形成する段階と 上記ゲート電極線の上部に形成されたプレート電極およ
び第１誘電体膜の一部をコンタクトマスクパターン処理
によって順次に食刻してコンタクトホールを形成する段
階と、上記プレート電極上部およびコンタクト上部に第
２誘電体膜を形成し、上記露呈された全体表面上に第２
電荷保存電極用の伝導物質層を形成する段階と、 上記第２電荷保存電極用の伝導物質層の上部に窒化膜を
形成してのち、エッチバック電極用の伝導物質層の上記
の窒化膜だけのこして、余りの窒素膜を除き、上記露呈
された第２電荷保存電極用の伝導物質層の上部に熱的酸
化膜を形成する段階と、上記熱的酸化膜をマスク層に用
いて上記コンタクトホール内に残つている窒化膜をエッ
チングして露呈されたコンタクトホールの下部上にある
第２電荷保存電極用の伝導物質層を食刻してのち、上記
熱的酸化膜と上記コンタクトホールの下部に露呈された
第２誘電体膜を除く段階と、 上記露呈された全体表面上に第３電荷保存電極用の伝導
物質層を形成し、相互に接続された上記第２及び第３電
荷保存電極用の伝導物質層をマスクパターン工程によっ
て第２電荷保存電極を形成し、それによって上記第２電
荷保存電極が側面壁に誘電体膜が形成されたコンタクト
ホールを介して上記第１電荷保存電極を介して上記ドレ
ーン領域に電気的に接続されるようになしたのを特徴と
する２層積層キャパシタ構造を有する半導体記憶装置の
製造方法。 ８）上記コンタクトホール内の第２電荷保存電極用の伝
導物質層の上部にだけ、窒化膜を形成する工程は、 上記第２電荷保存電極用の伝導物質層の上部に全体的に
窒化膜および感光膜を順次に塗布してのち、上記感光膜
と窒化膜の食刻選択比を同一にさせてエッチバック工程
を施すのを特徴とする特許請求の範囲第７項に記載の２
層積層キャパシタ構造を有する半導体記憶装置の製造方
法。 ９）シリコン基板上にゲート電極およびゲート電極線、
ソースおよびドレーン領域が形成され、上記ゲート電極
およびゲート電極線上部には絶縁用酸化膜が形成された
ＭＯＳＦＥＴと、上記ＭＯＳＦＥＴのドレーン領域に電
気的に接続されて構成した２層積層キャパシタを備えた
半導体記憶装置において、 上記２層積層キャパシタは、 上記ゲート電極の上部の一部とゲート電極線上部の絶縁
用の酸化膜上に形成された第１プレート電極と、上記ド
レーン領域の上部で第１プレート電極を介して形成され
、側面壁および下部を有するコンタクトホールと、上記
第１プレート電極の上部および上記コンタクトホールの
側面壁に形成された第１誘電体膜と、 上記第１誘電体膜が形成された第１プレート電極と、上
記側面壁に第１誘電体膜が形成されたコンタクトホール
を介して上記ドレーン領域の上部に形成され、これによ
って上記ドレーン領域に電気的に接続されるように形成
された電荷保存電極と、上記第２誘電体膜の上部に形成
された第２プレート電極で構成されるのを特徴とする２
層積層キャパシタ構造を有する半導体記憶装置。 １０）シリコン基板上にゲート電極およびゲート電極線
ソースおよびドレーン領域が形成され、上記ゲート電極
およびゲート電極線の上部には絶縁用酸化膜が形成され
たＭＯＳＦＥＴと、上記ＭＯＳＦＥＴのドレーン領域に
電気的に接続されて構成した２層積層キャパシタを備え
た半導体記憶装置において、 上記２層積層キャパシタは、 上記ゲート電極の上部の一部およびゲート電極線の上部
の絶縁用酸化膜とドレーン領域の上部の一部に形成され
た第１電荷保存電極と、 ゲート電極線の上部で後に形成されるコンタクトホール
の下部を除いた上記第１電荷保存電極の上部に形成され
た第１誘電体膜と、 上記ゲート電極の上部およびゲート電極線の上部の一部
の絶縁用酸化膜の上部と上記第１誘電体膜の上部に形成
されたプレート電極と、 上記ゲート電極の上部で上記プレート電極を介して形成
するが、側面側および下部を有するコンタクトホールと
、上記プレート電極の上部およびコンタクトホールの側
面壁に形成された第２誘電体膜と、 コンタクトホールの下部に露呈された第１電荷保存電極
の上部および上記の第２誘導体膜の上部に第２電荷保存
電極が形成され、それによって上記第２電荷保存電極の
側面壁に誘電体膜が形成されたコンタクトホールを介し
て上記第１電荷保存電極を介して上記ドレーン領域に電
気的に接続されるように構成したのを特徴とする２層積
層キャパシタ構造を有する半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-4351 | 1989-04-03 | ||
| KR1019890004351A KR910008122B1 (ko) | 1989-04-03 | 1989-04-03 | 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295160A true JPH02295160A (ja) | 1990-12-06 |
| JPH07118521B2 JPH07118521B2 (ja) | 1995-12-18 |
Family
ID=19285046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2090041A Expired - Fee Related JPH07118521B2 (ja) | 1989-04-03 | 1990-04-03 | ２層積層キャパシタ構造を有する半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07118521B2 (ja) |
| KR (1) | KR910008122B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178115A (ja) * | 1989-12-06 | 1991-08-02 | Matsushita Electric Ind Co Ltd | 固体電解コンデンサの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156566A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
-
1989
- 1989-04-03 KR KR1019890004351A patent/KR910008122B1/ko not_active IP Right Cessation
-
1990
- 1990-04-03 JP JP2090041A patent/JPH07118521B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156566A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178115A (ja) * | 1989-12-06 | 1991-08-02 | Matsushita Electric Ind Co Ltd | 固体電解コンデンサの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900017086A (ko) | 1990-11-15 |
| JPH07118521B2 (ja) | 1995-12-18 |
| KR910008122B1 (ko) | 1991-10-10 |
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