KR900017189A - 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 - Google Patents

적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라 적층캐패시터 구조를 갖는 반도체 기억장치를 제조하는데 필요한 주요마스크층의 평면도.
* 도면의 주요부분에 대한 부호의 설명
A : 활성마스크(Active Mask) B : 게이트 전극선마스크
C : 전하보존 전극마스크 D : 셀플레이트 전극마스크
E : 셀플레이트전극 및 콘택 겸용마스크 F : 콘택마스크
1 : 실리콘기판 2 : 게이트산화막
3 : 게이트전극 4 및 12' : 산화막 스페이서
5 : 소오스전극 5' : 드레인전극
6 및 10 : 산화막 7 : 전하보존전극
8 : 유전체막 9 : 셀플레이트전극용 전도물질
11 : 질화막 12 : 산화막
13 : 비트선용 전도물질

Claims (4)

  1. 실리콘기판(1)상에 MOSFET를 형성하는 공정과, 적층캐패시터를 드레인전극(5')상에 접속시켜 구성하는 공정과 소오스전극(5)상에 비트선을 접속시키는 공정으로 이루어지는 반도체 기억장치 제조방법에 있어서, 상기에서 적층캐패시터를 형성하고 소오스전극(5)상부에 비트선을 접속시키는 공정은, 전하보존전극(7)상에 캐패시터 유전체(8)을 형성하고 전체적으로 셀플레이트 전극용 전도물질(9), 산화막(10) 및 질화막(11)을 순차적으로 형성하는 단계와, 마스크패턴 공정으로 소오스전극(5)상의 질화막(11), 산화막(10), 셀플레이트 전극용 전도물질(9) 및 산화막(6)을 순차적으로 식각하여 콘택을 형성하는 단계와, 상기 콘택측벽에 산화막 스페이서(12')를 형성하는 단계와, 상기 소오스전극(5)과 산화막(10)상부에 비트선을 전도물질(13)을 침착시켜 비트선용 전도물질(13)을 콘택을 통하여 소오스전극(5)에 접속하는 단계로 이루어지는 것을 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  2. 제1항에 있어서, 상기 콘택을 형성하는 단계에서, 산화막(10) 상부에 형성하는 마스크는 셀플레이트전극 및 콘택 겸용 마스크(제2도의 E)로 형성하여 셀플레이트전극(9) 및 콘택을 동시에 형성하는 것을 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  3. 제1항에 있어서, 상기 산화막 스페이서(12')를 형성하는 단계는, 전체적으로 산화막(12)을 형성한후 상기 질화막(11)을 식각정지층으로 하고 비등방성식각으로 산화막(12)을 식각하여 콘택측벽에 산화막 스페이서(12')를 형성하는 것을 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  4. 실리콘기판(1)상에 MOSFET가 형성되고, MOSFET의 드레인전극(5')에는 적층캐패시터의 전하보존전극(7)이 접속되며 그 상부에 캐패시터 유전체막(8) 및 셀플레이트전극(9)이 게이트전극상의 일정부분까지 형성되고, MOSFET의 소오스전극(5)상에는 콘택이 형성되어 비트선용 전도물질(13)이 접속되는 구조로 이루어진 반도체 기억장치에 있어서, 상기 비트선용 전도물질(13)이 접속된 소오스전극(5)상의 산화막(6), 셀플레이트전극(9) 및 산화막(10) 콘택측벽에는 산화막 스페이서(12')가 형성되어, 게이트전극(3) 및 셀플레이트전극(9)을 비트선용 전도물질(13)과 절연시킨 것을 구조 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890005417A 1989-04-25 1989-04-25 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 KR910008125B1 (ko)

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