KR900013650A - 반도체장치 및 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본발명으로 형성된 주요부분의 마스크층을 나타낸 평면도.
제4도는 본 발명에 의해 제조되는 공정과정을 나타낸 단면도.
Claims (10)
- 실리콘 기판상에 소오스 및 드레인 영역이 형성된 MOSFET를 이용한 반도체장치 제조방법에 있어서, 상기 소오스영역 상부에 전도물질을 접속하는 수단으로, 소오스영역상에 금속패드를 형성하고, 그 상부에 층간 절연체를 형성한 다음, 상기 층간절연체 일정부분을 식각하여 금속패드 상부까지 홈을 내어 이 홈을 통하여 비트선용 금속막을 금속패드에 접속시켜 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제1항에 있어서, 소오스영역 상부에 금속패드를 형성하는 것은, 선택적인 금속증착 방법으로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 실리콘 기판상에 소오스 및 드레인영역이 형성된 MOSFET를 이용한 반도체장치에 있어서, MOSFET의 소오스영역상에 금속패드를 형성하되, 그 금속패드 상부에 형성된 층간절연체를 일정부분 식각하여 비트선용 금속막을 상기 금속패드에 접속시킨 구조로 이루어진 것을 특징으로 하는 반도체장치.
- P형 실리콘 기판(1) 상부에 MOSFET 의 게이트 전극, 소오스 및 드레인 전극을 형성하고, 드레인 전극에는 적층캐패시터와 소오스전극에는 비트선 금속막으로 접속하는 반도체 기억장치 제조방법에 있어서, 실리콘 기판상에 게이트 산화막(3), 게이트 전극용 전도물질(4), 질화막(5), 산화막(6)을 소정의 두께로 순차적으로 형성하고, 일정부분 식각하여 게이트전극을 형성하는 단계와, 게이트전극 양측하단에 이온주입으로 N-영역(7)을 형성하고 게이트전극 주위에 질화막(8)을 형성한 다음 비등방성 식각으로 게이트전극 양측면에 질화막 스페이서(9)를 형성하고 다시 이온주입으로 N+영역(10 및 10')을 형성하여 소오스 및 드레인 전극을 형성하는 단계와, 상기 전영역 상부에 산화막(11)을 형성하고 드레인영역(10')상부의 일정부분 제거하여 적층캐패시터의 전하보존 전극과 접속할 영역을 형성하는 단계와, 상기 전영역 상부에 전하보존 전극용 전도물질(12)을 침착하여 일정부분 남기고 식각하고 캐패시터 산화막(13)을 전하보존 전극용 전도물질 상부에 측면에만 형성하고 전영역 상부에 셀 플레이트 전극용 전도물질(14)을 침착하여 적층캐패시터를 형성하는 단계와, 상기 셀 플레이트 전극용 전도물질(14) 상부에 질화막(15), 산화막(16)층을 각각 수종두께로 형성한 다음 소오스 영역(10) 상부와 게이트전극 상부의 일정부분까지 산화막(16), 질화막(15), 셀 플레이트 전극용 전도물질(14), 산화막(11)을 제거하여 비트선 접속영역을 형성하는 단계와, 전영역 상부에 질화막(17)을 형성하고 비등방성 식각으로 셀 플레이트 전극용 전도물질(14)의 측면에 절연용 질화막 스페이서(18)를 형성하고 전영역 상부에 층간절연체(19)를 형성하는 단계와, 소오스영역(10)상부의 층간절연제(19)와, 산화막(11)층을 식각한 다음 노출된 소오스영역(10)상부에 비트선 접속용 금속 패드(21)를 형성하는 단계와, 전영역 상부에 다시 층간 절연체(22)를 형성하고 금속 패드(21) 상부의 일정부분을 식각하여 홈을 형성하고 비트선용 금속막(23)을 침착하여 비트선용 금속 패드(22)와 접속시킨 단계로 이루어지는 것을 특징으로 하는 반도체 기억 장치 제조방법.
- 제4항에 있어서, 소오스영역(10)상부의 비트선용 금속패드(22)를 형성하는 단계는, 선택적인 금속증착 방법으로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제4또는 5항에 있어서, 비트선용 금속 패드(22)를 형성하는 단계에서, 비트선 접속영역의 층간절연체(19)를 제거하는 공정은 게이트 전극 상부의 산화막(6)과 게이트전극 측벽 질화막(9), 셀플레이트 전극용 전도물질(14) 상부의 질화막(15) 및 셀플레이트전극용 전도물질(14) 측벽의 질화막(18)을 식각 장벽층으로 사용하여 소오스영역(10) 상부의 층간절연체(19)를 제거하는 것을 특징으로 하는 반도체 기억 장치 제조방법.
- 제6항에 있어서, 상기 비트선 접속영역의 층간절연체(19)를 제거하는 공정은 자기정렬용콘택마스트를 사용하여 콘텍을 셀 플레이트 전극용 전도물질(4)과 겹치게한 상태에서 제거하는 것을 특징으로 하는 반도체 기억 장치 제조방법.
- 실리콘기판 상부에 MOSFET와 적층캐패시터의 결합시킨 구조에서, MOSFET의 소오스단자는 비트선에 연결되고 드레인단자는 적층캐패시터에 연결되며 소오스단자에서 대칭되도록 양쪽에 MOSFET, 적층캐패시터, 소자분리산화막으로 형성된 고집적 반도체 기억장치에 있어서, 게이트 전극 상부 및 측벽과 적층캐패시터 셀플레이트 전극 상부 및 측벽에 각각 질화막(15,18)을 침착하고, 소오스영역(10) 상부에는 금속 패드(21)를 일정두께로 형성시켜, 상기 금속 패드(21) 상부의 층간 절연체(22)에 형성된 일정홈을 통하여 비트선용 금속막(23)이 금속 패드(21)에 접속된 구조로 이루어진 것을 특징으로 하는 반도체 기억장치
- 제8항에 있어서, 상기 게이트 전극의 질화막(5) 상부 일정부분과 셀 플레이트 전극의 질화막(15) 상부에 산화막(6,16)이 소정의 두께로 형성된 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 비트선용 금속막(23)이 활성마스크(A) 안쪽에서 형성되어 비트선폭이 일정하게 형성된 것을 특징으로 하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019890002379A KR910007117B1 (ko) | 1989-02-28 | 1989-02-28 | 반도체장치 및 제조방법 |
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Family Applications (1)
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| KR910007117B1 (ko) | 1991-09-18 |
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