KR910009616B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 기억장치 및 그 제조방법
제1도는 본 발명에 의해 이루어진 반도체 기억장치의 단면도.
제2도는 종래 기술에 의한 반도체 기억장치의 단면도.
제3도 내지는 제11도는 본 발명에 따른 반도체 기억장치의 제조과정을 순서대로 나타낸 것으로써, 제3도는 게이트전극 형성 후 LDD 영역과 스페이서를 형성시킨 상태의 단면도.
제4도는 LTO 산화막을 형성하고, 제1차 전하보존전극 및 1차 캐패시터 산화막을 형성시킨 상태의 단면도.
제5도는 VCC/2 전극, 제2차 캐패시터 산화막 및 제2차 전하보존전극을 형성하고 감광물질을 형성한 상태의 단면도.
제6도는 콘택이 형성된 영역의 물질을 식각하고 스페이서를 형성한 상태의 단면도.
제7도는 제2차 전하보존전극, 산화막 및 질화막을 형성한 상태의 단면도.
제8도는 불필요한 부분을 식각하고 VCC/2 전극 좌우측면에 산화막을 성장시킨 상태의 단면도.
제9도는 감광물질을 침착하고 소오스영역 상부를 식각한 상태의 단면도.
제10도는 감광물질 및 질화막을 제거하고 비트선을 형성시킨 상태의 단면도.
제11도는 LTO 산화막, 금속배선 및 보호막을 형성시킨 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 보호막 2 : 금속배선
3,5,11 : LTO 산화막 4 : 비트선용 전도물질
6,17 및 17′ : 산화막
7 및 7′ : 제2차 전하보존전극용 전도물질
8 및 8′ : 캐패시터 산화막(ONO층) 9 : VCC/2 전극용 전도물질
10 : 제1차 전하보존전극용 전도물질 12 : 게이트용 전도물질
13 : 게이트 산화막 14 및 14′ : 소오스 및 드레인영역
15 : 절연산화막 16 : 실리콘 기판
18 및 20 : 스페이서 절연물질 19 : 감광물질
21 : 질화막 22 : LDD 영역
본 발명은 고집적 반도체 소자에 관한 것으로, 특히 2중 적층 캐패시터로 구성된 반도체 기억장치 및 그 제조방법에 관한 것이다.
DRAM 반도체 기억장치는 집적도 증가에 따라 캐패시터 구조가 트렌치형 및 적층형 구조로 크게 분류되어, 지금까지 여러 가지 구조들이 개발되어져 왔으며, 적층형 캐패시터 구조를 갖는 종래의 반도체 기억장치의 구조는 캐패시터가 단층으로 구성되어 있기 때문에 집적도 증가에 따른 단위 셀의 면적이 축소되어 캐패시터 용량측면에서는 한계에 도달하게 되는 문제점이 있었다.
따라서, 본 발명은 종래의 단일 적층형 캐패시터 구조의 반도체 기억장치가 갖는 캐패시터 용량에 대한 한계를 극복하기 위하여, 전하보존전극이 VCC/2 전극을 중심으로 위아래 둘러싼 2중 적층 캐패시터로 구성하여 캐패시터 용량을 증대시키고 자기정렬 콘택 방법을 사용하여 집적도를 극대화시키는 반도체 기억장치 및 그 제조방법을 제공하는 데에 그 목적이 있다. 이하, 본 발명을 명세서에 첨부된 도면에 의거하여 상세히 설명한다.
제1도는 본 발명에 의한 2중 적층 캐패시터 구조를 가진 기억장치의 단면도로써, 실리콘 기판(16) 내에 소오스 및 드레인영역(14 및 14′)과 게이트 산화막(13) 상부에 게이트전극(12) 주위에는 LTO 산화막(11)을 형성한 다음, 드레인영역(14′) 상부에 접속된 제1차 전하보존전극(10), 캐패시터 산화막(8′), VCC/2 전극(9), 캐패시터 산화막(8) 및 제2차 전하보존전극(7′)를 순차적으로 형성하며, 다시 제2차 전하보존전극(7)을 제1차 전하보존전극(10)에 콘택을 형성하고, 비트선(4)과 캐패시터 전극을 절연하기 위한 산화막(17 및 17′)를 형성하며, 제2차 전하보존전극(7) 상부에는 소오스영역(14)과 콘택시킨 비트선(4), LTO 산화막(3), 금속배선(2) 및 보호막(1)을 순차적으로 형성시킨 구조이다.
제2도는 종래의 단일 적층 캐패시터 구조의 기억장치 단면도로서, 그 구성을 살펴보면, 실리콘 기판(16) 내에 소오스 및 드레인영역(14 및 14′)과 게이트 산화막(13) 상부에 게이트전극(12)을 형성하고, 우측에 절연산화막(15)와 게이트전극(12)을 형성하고 게이트전극(12) 주위에 LTO 산화막(11)을 형성한 다음, 드레인영역(14′) 상부에 접속된 전하보존전극(10), 캐패시터 산화막(8), VCC/2 전극(9), LTO 산화막(5), 소오스영역(14)에 콘택을 형성한 비트선(4), LTO 산화막(3), 금속배선(2) 및 보호막(1)을 순차적으로 형성시킨 구조이다.
위에서 언급한 바와 같이 본 발명의 구조는 종래의 구조에 비하여 두 가지 특성을 가지고 있는데 첫째는, 캐패시터 구조를 2중층 구조로 형성하여 캐패시터 면적을 크게 하였고 둘째는, 비트선 콘택을 제2차 전하보존전극에 자기정렬시켜 집적도를 크게 향상시켰다.
제3도에서부터 제11도까지는 본 발명을 제조하기 위한 공정순서별 단면도를 나타냈는데 그 제조과정은 다음과 같다.
제3도는 실리콘 기판(16) 상부에 절연산화막(15)을 형성하고, 좌측에 게이트 산화막(13)을 형성하여, 절연산화막(15) 및 게이트 산화막(13) 상부에 게이트 전도물질(12)를 침착하고 패턴을 형성한 후, 게이트 전도물질(12) 양측면에 이온주입 방법으로 LDD(Lightly Doped Drain)영역(22)을 형성하고 게이트 전도물질(12) 양측면에 스페이서 산화막(10)을 비등방성 식각으로 형성한 것이다.
제4도는 게이트전극(12)과 다른 전극을 절연시키기 위하여, LTO 산화막(11)을 침착시킨 다음, 드레인영역(14′)과 제1차 전하보존전극을 연결하기 위해 콘택을 형성한 후, 제1차 전하보존전극용 전도물질(10)을 침착하고 그 상부에 ONO 구조에 캐패시터 산화막(8′)을 형성한 것이다. 여기서 상기 드레인영역(14′)은 제1차 전하보존전극과 전도물질(10)을 침착할 때 불순물 확산에 의해 LDD 영역(22) 안으로 주입되어 형성된다.
제5도는 캐패시터 산화막(8′) 상부에 VCC/2 전극용 전도물질(9)을 침착하여 패턴을 형성하고, 그 상부에 다시 ONO 구조의 캐패시터 산화막(8)을 성장시키고, 그 상부에 1차 전하보존전극용 전도물질(7′)을 침착시킨 뒤, 제1차 전하보존전극용 전도물질(10)과 제2차 전하보존전극 전도물질(7′)의 콘택을 형성하기 위하여 감광물질(19)을 침착하고 일정부분 식각한 것이다.
제6도는 감광물질이 제거된 영역에 제1차 전하보존전극용 전도물질(7′), 캐패시터 산화막(8), VCC/2 전극용 전도물질(9), 캐패시터 산화막(8′) 등을 비등방성 식각방법으로 순차적으로 일정부분 식각한 다음, 감광물질(19)을 제거하고 식각된 부분과 제2차 전하보존전극용 전도물질(7′) 상부에 절연물질을 침착시켜 마스크를 사용하지 않고서 비등방성 식각방법으로 식각하면 콘택 영역의 측벽에 절연물질 스페이서(20)가 형성됨을 도시하고 있다.
실제적으로는 상기의 제6도에서 보는 것과 같이, VCC/2 전극용 전도물질(9)을 완전히 다 제거하는 것이 아니고 상기의 전도물질(7′,9)과 산화막(8′)의 일정 부분에 홈을 형성하도록 식각하여 콘택을 실시하므로 콘택의 주위로 연결된 전도물질(9)은 VCC/2 전극으로 역할하게 된다. 즉, 드레인 전극에 직렬로 적층 캐패시터의 전하보존전극이 연결되고 다른 전극은 VCC/2 전극으로 연결된다.
제7도는 상기 제2차 전하보존전극용 전도물질(7′)과 제1차 전하보존전극용 전도물질(10)의 상부에 다시 제2차 전하보존전극용 전도물질(7)을 침착시켜 제6도에서 형성된 콘택을 통하여 제1차 전하보존전극용 전도물질(10)과 연결되도록 하고, 비트선 콘택을 자기정렬콘택 방법으로 형성하기 위하여 제2차 전하보존전극용 전도물질(7) 위에 비트선과 절연시키는 목적으로 LTO 산화막(5)을 침착시키고, 비트선 콘택 형성시 캐패시터 영역을 보호하기 위하여 질화막(21)을 LTO 산화막(5) 상부에 침착시킨 것이다.
제8도는 마스크를 이용하여 질화막(21), LTO 산화막(5) 및 제2차 전하보존전극용 전도물질(7 및 7′)까지 습식각 및 건식각 방법으로 캐패시터 좌우측을 식각하며, 식각시 노출되는 제2차 전하보존전극용 전도물질(7)과 VCC/2 전극용 전도물질(9)을 후공정으로 형성될 제10도에 도시된 비트선 전극용 전도물질(4)과 절연시키기 위하여 열산화된 성장방법을 이용하여 식각된 양쪽에 산화막(17,17′ 및 6)을 성장시킨 것이다. 상기의 습식각 방법은 비트선 콘택의 콘택 경사각을 만들기 위하여 질화막(21) 아래의 LTO 산화막(5) 식각시 이용된다.
제9도는 비트선 콘택영역을 제외한 나머지 영역을 보호하기 위하여, 감광물질(19)을 침착한 다음 마스크를 사용하여 감광물질(19)를 일정부분 제거하고 소오스영역 상부의 산화막들을 건식각 방법으로 식각한 것이다.
제10도는 감광물질(19)을 제거한 다음, 비트선 전극용 전도물질(4)을 LDD 영역(22) 상부에 침착시켜 LDD 영역과 접속시키며 동시에 LDD 영역 안으로 불순물이 확산되는 것을 이용하여 소오스영역(14)을 형성한 것이다. 종래의 이온주입에 의해 소오스영역(14)이 형성되었으나 본 발명은 자기정렬 콘택 방법으로 마스크를 사용치 않고 소오스영역(14)를 형성한 것이 한 특징이다.
제1도는 비트선 전극용 전도물질(4) 상부에 LTO 산화막(3)을 침착시켜 흐름(Flow) 공정으로 평탄화시키고 워드선 스트래핑용 금속배선(2)을 형성한 다음, 보호막(1)을 침착시켜서 MOSFET와 2중 적층 캐패시터를 형성한 것이다.
본 발명은 MOSFET의 소오스 전극에서 신호가 드레인으로 유입되어 2중 적층 캐패시터에서 저장되거나 저장된 신호가 드레인에서 소오스 방향으로 유출되는 작용을 하며 캐패시터의 다른 한쪽 전극은 VCC/2에 연결된다.
상기 설명한 본 발명의 구조에 의하면, 종래의 단일 적층 캐패시터는 셀의 면적을 감소함에 따른 면적이 감소되어 용량에 한계가 발생하였으나, 본 발명과 같은 2중 적층 캐패시터는 작은 셀의 면적에서 용량을 2배로 증가시킬 수 있는 장점과 자기정렬 콘택을 실시하여 고집적화에 기여할 수 있는 효과가 있다.

Claims (1)

  1. 적층 캐패시터를 구비하는 DRAM 셀 제조방법에 있어서, 적층 캐패시터를 2중 적층 캐패시터로 구성하고 비트라인을 자기정렬 공정에 의해 형성하기 위하여, 예정된 드레인영역에 접속되는 제1차 전하보존전극용 전도물질을 형성한 다음 패턴공정으로 제1차 전하보존전극을 형성하고, 그 상부면에 캐패시터 산화막을 형성하는 단계와, 캐패시터 산화막 상부에 VCC/2 전극용 전도물질을 형성하고 패턴공정으로 일측 방향으로 인출되는 VCC/2 전극을 형성한 다음, 그 상부면에 캐패시터 산화막을 형성하는 단계와, 캐패시터 상부면에 제2차 전하보존전극용 전도물질을 형성하고 그 상부에 감광물질을 도포한 후 예정된 콘택영역의 감광물질을 제거하는 단계와, 감광물질이 제거된 영역의 제2차 전하보존전극용 전도물질, 캐패시터 산화막, VCC/2 전극 및 캐패시터 산화막을 순차적으로 제거하여 제1차 전하보존전극이 노출된 콘택홈을 형성하는 단계와, 상기 감광물질을 모두 제거하고, 노출된 전체 영역에 절연물질을 형성한 다음. 비등방성 식각으로 절연물질을 식각하여 콘택홈 측벽에 스페이서 절연물질을 형성하는 단계와, 또 다른 제2차 전하보존전극용 전도물질을 소정 두께 형성하여 먼저 형성된 제2차 전하보존전극용 전도물질과 접속하고 하부의 제1차 전하보존전극에 접속시킨 다음, 그 상부에 LTO 산화막과 질화막을 순차적으로 형성하는 단계와, 마스크를 이용하여 질화막, LTO 산화막, 제2차 전하보존전극용 전도물질을 습식각 및 건식각 방법으로 제거한 다음, 제2차 전하보존전극용 전도물질의 일측 단부와 노출된 영역을 산화공정으로 예정된 두께 산화시킨 다음, 비트선 콘택마스크를 이용하여 예정된 소오스영역을 노출시키고 비트선을 예정된 소오스영역에 접속시키는 단계로 이루어지는 것을 특징으로 하는 반도체 기억장치 제조방법.
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