KR950021630A - 디램 캐패시터 제조방법 - Google Patents

디램 캐패시터 제조방법 Download PDF

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KR950021630A
KR950021630A KR1019930030479A KR930030479A KR950021630A KR 950021630 A KR950021630 A KR 950021630A KR 1019930030479 A KR1019930030479 A KR 1019930030479A KR 930030479 A KR930030479 A KR 930030479A KR 950021630 A KR950021630 A KR 950021630A
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박상훈
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김주용
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
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Abstract

본 발명은 고집적 반도체 소자의 디램 캐패시터 제조방법에 관한 것으로, 특히 비트라인 측벽을 이용하여 저장전극을 형성함으로써 표면적을 증대시켜 캐패시터 용량을 증대시키는 디램 캐패시터 제조방법에 관한 것이다.

Description

디램 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1D도는 본 발명의 제1실시예의 의해 디램 캐패시터 제조단계를 도시한 단면도.

Claims (7)

  1. 디램셀 캐패시터 제조방법에 있어서, 실리콘 기판에 소오스/드레인영역, 게이트산화막 및 게이트전극으로 이루어진 MOSFET를 다수개 형성하는 단계와, 전체구조 상부에 절연용 산화막, 질화막 및 평탄화용 절연막을 순차적으로 형성하는 단계와, 예정된 비트라인 콘택지역에 소오스/드레인영역이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀에 폴리실리콘층이 채워진 비트라인을 형성하는 단계와, 전체적으로 산화막을 형성한 후, 예정된 저장전극 콘택지역에 소오스/드레인영역이 노출되는 콘택홀을 형성하는 단계와, 폴리실리콘층을 전체적으로 증착하고 저장전극 마스크를 이용한 식각공정으로 폴리실리콘층을 식각하여 이웃하는 셀과 분리되는 저장전극을 형성하는 단계와, 저장전극 상부에 유전체막과 플레이트 전극을 형성하는 단계를 포함하는 디램 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 평탄화용 절연막을 두껍게 형성하는 것을 특징으로 하는 디램 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 비트라인을 형성하고 비트라인 표면에 실리사이드막을 형성하는 것을 포함하는 디램 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 저장전극은 비트라인 상부의 일정부분까지 오버랩되도록 형성되는 것을 특징으로 하는 디램 캐패시터 제조방법.
  5. 디램셀 캐패시터 제조방법에 있어서, 실리콘 기판에 소오스/드레인영역, 게이트산화막 및 게이트전극으로 이루어진 MOSFET를 다수개 형성하는 단계와, 전체구조 상부에 절연용 산화막, 질화막 및 평탄화용 절연막을 순차적으로 형성하는 단계와, 예정된 비트라인 콘택지역에 소오스/드레인영역이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀에 폴리실리콘층이 채워진 비트라인을 형성하는 단계와, 전체적으로 질화막을 형성한 후, 예정된 저장전극 콘택지역에 소오스/드레인영역이 노출되는 콘택홀을 형성하는 단계와, 폴리실리콘층을 전체적으로 증착하고 증착하고 저장전극 마스크를 이용한 식각공정으로 폴리실리콘층을 식각하여 이웃하는 셀과 분리되는 1차 저장전극을 형성하는 단계와, 전체구조 상부에 CVD산화막을 두껍게 증착하고 상기 저장전극 상부에 있는 CVD산화막은 다시 제거하여 홈을 형성하는 단계와, 전체구조 상부에 폴리실리콘층을 증착하고, 폴리실리콘층 요부에 감광막을 채우는 단계와, 노출된 폴리실리콘층을 식각하여 실린더 구조의 2차 저장전극을 형성하는 단계와, 상기 감광막과 CVD산화막을 제거한 다음, 상기 1차 및 2차 저장전극 표면에 캐패시터 유전체막을 형성하고, 그 상부에 플레이트 전극을 형성하는 단계를 포함하는 디램의 캐패시터 제조방법.
  6. 제5항에 있어서, 상기 평탄화용 절연막을 두껍게 형성하는 것을 특징으로 하는 디램 캐패시터 제조방법.
  7. 제5항에 있어서, 상기 비트라인을 형성하는 비트라인 표면에 실리사이드막을 형성하는 것을 포함하는 디램 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93030479A 1993-12-28 1993-12-28 Method of manufacturing dram capacitor KR970011675B1 (en)

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