DE4118380C2 - Verfahren zur Bildung von Metalleitungen an Halbleiterbauelementen - Google Patents

Verfahren zur Bildung von Metalleitungen an Halbleiterbauelementen

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Description

Die Erfindung betrifft ein Verfahren zur Bildung von Metallei­ tungen an Halbleiterbauelementen.
Die Weiterentwicklung von Miniaturisierungstechnologien im Sub­ mikrometerbereich hat zu einem schnellen und bemerkenswerten Anwachsen der Integrationsdichte von Halbleiterspeicherelemen­ ten geführt. Beispielsweise werden nunmehr in großer Menge 4M DRAM mit einem 0,8 µm Entwurfsmaß hergestellt, 16M DRAM werden vom Versuchsstadium in die Massenproduktion gebracht und 64M und 256M DRAMs werden derzeit auf einem 0,5 µm Entwurfsmaß aktiv erforscht. Mit diesen Fortschritten in der VLSI-Technik (very­ large-scale Integration) von Halbleiterspeicherelementen geht einher, daß die Abstände zwischen den Metalleitungen enger werden.
Im allgemeinen sieht das herkömmliche Verfahren zur Bildung von Metalleitungen die Durchführung von einander folgenden Prozes­ sen vor, wobei zunächst Kontaktlöcher gebildet werden, danach Metallleitungen aufgebracht werden und anschließend die Ober­ fläche der erhaltenen Struktur mit einem Passivierungsfilm versehen wird. Hierbei tritt das Problem auf, daß die Abdeckung des die Metalleitungen bedeckenden Passivierungsfilmes sich gegenüber der abgesetzten Struktur der Metalleitungen nicht konform verhält. Weiterhin verursachen die engen Zwischenräume zwischen den Metalleitungen Leerstellen, d. h. Hohlräume in dem Passivierungs­ film wie dies z. B. aus S. Wolf, Silicon Processing for the VLSI Era, Lattice Press, 1990, Seite 197, Fig. 4-8 nebst zugehöriger Beschreibung bekannt ist. Darüber hinaus führt die geringe Stärke des Passivie­ rungsfilmes nicht nur zu Schwierigkeiten in dem nachfolgenden Prozeß für die zweiten Metalleitungen, sondern auch in schweren Fällen zu einer weiteren Verschlechterung, wie Fehlverbindungen der Metalleitung. Schließlich verursachen die Leerstellen Kurz­ schlüsse zwischen den Metalleitungen. Derartige Metalleitungen verringern die Verläßlichkeit und den Nutzen des Bauelementes. Deshalb ist zur Realisierung der 64M und 256M DRAM-Bauelemente ein anderes Verfahren zur Bildung von Metalleitungen erforder­ lich.
Aus den US-Patentschriften 44 00 865 und 44 24 621 sind selbstjustierende Prozesse zur Aufbringung von Metall auf Silizium und Metall zu Metallschichten mit Abständen benachbarter Metallschichten im Submikronbereich bekannt. Die Zwischenräume sind durch isolierende Filme ausgefüllt, die mit den Seitenwandabstandsschichten vergleichbar sind, welche bei der Erfindung verwendet werden.
Aus der Offenlegungsschrift DE 36 14 793 A1 ist die Bildung von Seitenwandabstandsschichten an den Seitenflächen der Gate-Elektrode eines MOSFET bekannt, um die Gate-Elektrode besser gegenüber den seitlich unterhalb derselben gelegenen, dotierten Source- und Drain-Gebieten zu isolieren. Alle kontaktierenden Metalleitungen werden dagegen unabhängig von diesen Seitenwandabstandsschichten in einem späteren Herstellungsstadium gemäß dem herkömmlichen Verfahren dadurch gebildet, daß zunächst photolithographische Kontaktlöcher in eine aufgebrachte Isolationsschicht eingebracht, und daraufhin eine Leiterschicht abgeschieden wird, welche anschließend zur Erzeugung sämtlicher Metalleitungen strukturiert wird. Die zwischen den Leitungen verbleibenden Teile der Isolationsschicht füllen lediglich den Zwischenraum zwischen den Kontaktlöchern aus, ohne sich zwischen den Seitenflächen der auf Höhe oberhalb der Kontaktlöcher verlaufenden Metalleitungen zu erstrecken. Sie werden nicht an den Seitenflächen der Metalleitungen, sondern bereits vor der Bildung jeglicher Metalleitung auf dem Halbleitersubstrat erzeugt, und bilden daher keine Seitenwandabstandsschichten. Diese Isolationsschichtteile sind nicht geeignet, auf die Bildung der Metalleitungen bzw. nachfolgender Passivierungsschichten Einfluß zu nehmen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren vorzuschlagen, bei dem unter Vermeidung der oben beschriebenen Schwierigkeiten Metalleitungen auch bei einem geringen Leitbahnabstand zuverlässig gebildet und das Aufbringen nachfolgender Schichten bzw. die Planarisierung des Bauelementes in nachfolgenden Prozessen erleichtert werden.
Zur Lösung dieser Aufgabe sieht die Erfindung ein Verfahren mit den Merkmalen des Patentanspruchs 1 vor.
Zunächst wird die eine Hälfte der Metalleitungen, dann Seitenwandabstandsschichten an deren Seitenflächen und schließlich die verbleibende Hälfte der Metalleitungen einander gegenüberliegend zwischen der zuvor gebildeten ersten Hälfte der Metalleitungen gebildet. Das Ver­ fahren zur Bildung von Metalleitungen wird durch Bildung der ersten Metallschicht in einer mittels Fotolithographie hergestellten Struktur einer Hälfte von allen Metalleitungen durchgeführt. Die Bildung von Abstandsschichten auf beiden Seitenwänden der Metalleitungen erfolgt über einen Rückätzpro­ zeß. Die nachfolgend hierauf aufgebrachte zweite Metallschicht wird mittels eines weiteren Rückätzprozesses geätzt, wobei die verbleibende Hälfte der Metallverdrahtung gebildet wird. Aus diesem Grund kann der Zwischenraum zwischen jeder Metalleitung durch die Größe der Seitenwandabstandsschichten über einen einzigen dem herkömmlichen Verfahren ähnlichen Maskierungsprozeß angepaßt werden. Als Ergebnis ist es möglich, Metalleitungszwischenräume bis herunter auf näherungsweise 0,1 µm zu erhalten.
Weitere Vorteile der Erfindung ergeben sich aus den Unteransprüchen und einer in der Zeichnung dargestellten vorteilhaften Ausführungsform, die nachfolgend beschrieben wird. Es zeigen:
Fig. 1A bis Fig. 1I schematische Querschnitte durch ein Halbleiterbauele­ ment in den verschiedenen Stadien des Verfahrens und
Fig. 2A bis Fig. 2D schematische Querschnitte durch ein Halbleiterbauele­ ment in den verschiedenen Stadien des herkömmlichen Verfahrens.
Zum besseren Verständnis der vorliegenden Erfindung soll zu­ nächst anhand der Fig. 2A bis 2D das herkömmliche Verfahren zur Bildung von Metalleitungen an Halbleiterbauelementen beschrie­ ben werden.
Gemäß Fig. 2A bedeckt eine Zwischenisolationsschicht (2) ein Halbleitersubstrat (1). In die Zwischenisolationsschicht (2) ist ein Kontaktloch (3) eingeformt. Nachfolgend wird eine aus einem schwerschmelzenden Metall hergestellte Diffusions-Sperrschicht (4) über die gesamte Oberfläche der erhaltenen Struktur aufgebracht. Gemäß Fig. 2B wird über die Sperrschicht (4) eine Metallschicht (5) aufgebracht, wobei mittels eines Sputter-Verfahrens oder CVD-Verfahrens (Chemical Vapor Deposition) Aluminium oder eine Aluminiumverbindung unter Auffüllen der Kontaktlöcher (3) auf­ gebracht wird. In ein anschließend aufgebrachtes Positiv-Resist wird mittels Photolithographie eine photobeständi­ ge Struktur (6) eingeformt. Gemäß Fig. 2C werden die Metallei­ tungen (7) durch Ätzen der Metallschicht (5) und der Sperr­ schicht (4) gebildet, wobei die photobeständige Struktur (6) als Maske Verwendung findet. Anschließend wird, wie aus Fig. 2D hervorgeht, ein Passivierungsfilm (8) aufgebracht, der aus einer PSG-Schicht (phosphorhaltiges Silicatglas) oder BPSG-Schicht (bor- und phosphorhaltiges Silicatglas) besteht, die über die gesamte Oberfläche der Struktur aufgebracht wird, wo­ durch der Prozeß zur Bildung von Metalleitungen vervollständigt wird.
Bei dem herkömmlichen Prozeß zur Bildung von Metalleitungen wird - wie oben beschrieben - die Metallschicht vor der Über­ deckung mittels eines Passivierungsfilmes zur Bildung von Metalldrähten mittels Lithographie geätzt. Je geringer der Zwischenraum zwischen den Metalleitungen ist, desto größer wird das Seitenverhältnis, d. h. das Tiefen/Breiten-Verhältnis, des Zwischenraumes zwischen den Metall­ leitungen. Ein größeres Seitenverhältnis führt zur Bildung von Leerstellen in den Zwischenräumen während des Aufbringens des Passivierungsfilmes. Weiterhin wird infolge der abgesetzten Struktur der Metalleitungen die Oberfläche des Passivierungs­ filmes rauh. Das Auftreten von Leerstellen und die Verschlech­ terung der Planarisierung beeinträchtigt die Zuverlässigkeit der Metalleitungen und erschwert die nachfolgenden Prozesse.
Anhand der Fig. 1A bis 1I soll nun das erfindungsgemäße Verfah­ ren beschrieben werden.
Gemäß Fig. 1A wird eine als Oxidschicht ausgeführte Isolations­ schicht (11) auf ein Siliziumhalbleitersubstrat (10) aufge­ bracht. Anschließend werden Kontaktlöcher (12) in die erste Isolationsschicht (11) eingebracht.
Gemäß Fig. 1B wird mit Si, Cu, Ti, Pd, Hf oder B legiertes Aluminium mittels eines Sputter- oder CVD-Verfahrens aufge­ bracht, wobei die Kontaktlöcher (12) vollständig aufgefüllt werden. Auf diese Weise wird eine erste Metallschicht (13) auf die gesamte Oberfläche der entstandenen Struktur aufgebracht. Vor dem Aufbringen der Aluminiumlegierung kann auch eine Sperrschicht aufgebracht werden, die aus einem schwerschmel­ zenden Metall oder einem Silicid eines schwerschmelzenden Metalles, wie beispielsweise Titan/Titan-Nitrid (Ti/TiN), Molybdänsilicid (MoSix), Titanwolfram (TiW), Titansilicid (TiSix) und Wolfram (W) bestehen kann.
Gemäß Fig. 1C bedeckt eine Photoresist-Schicht die Metall­ schicht (13). Mittels Photolithographie wird eine photobestän­ dige Struktur (14) gebildet. Hierbei ist die photobeständige Struktur (14) derart ausgebildet, daß eine erste Hälfte der Metalleitungen der gesamten Metallverdrahtung ge­ bildet wird. Wenn während dieses Prozesses die Metalleitungen mit größerer Linienstärke vorher gebildet werden, werden sie bei dem nachfolgenden Ätzprozeß weniger beeinflußt als Metall­ leitungen mit einer engeren Linienstärke.
Gemäß Fig. 1D wird die erste Metallschicht (13) unter Verwen­ dung der photobeständigen Struktur (14) als Maske geätzt. Dann wird die photobeständige Struktur (14) entfernt, wodurch die erste Hälfte der Metalleitungen (15) gebildet werden und eine die die Kontaktlöcher (12) füllende Metallschicht (16) zurück­ bleibt.
Gemäß Fig. 1E wird eine zweite Isolationsschicht (17), die sich aus Siliziumnitrid (SixNy), Siliziumoxidnitrid (SixOyNz), undo­ tiertes Silicatglas (USG), phosphorhaltiges Silikatglas (PSG) oder bor- oder phosphathaltiges Silicatglas (BPSG) zusammen­ setzt, gleichmäßig auf die gesamte Oberfläche der erhaltenen Struktur aufgebracht.
Gemäß Fig. 1F wird die zweite Isolationsschicht (17) voll­ ständig mittels eines Rückätzprozesses über ihr gesamtes Gebiet geätzt, wobei Seitenwandabstandsschichten (18) zurückbleiben, die aus dem Material der zweiten Isolationsschicht gebildet und an den Seitenwänden der ersten Hälfte der Metalleitungen (15) angeordnet sind. Während diesem Ätzprozeß ist es vorteilhaft, daß die zweite Isolationsschicht (17) entsprechend überätzt wird, so daß die Zwischenräume (19) zwischen den Metalleitungen (15) tiefer als der Grund der Metalleitungen (15) eingeschnit­ ten werden und die verschiedenen Tiefen der sich gegenüberlie­ genden Metalleitungen parasitäre Kapazitäten zwischen jenen Metalleitungen verringern.
Gemäß Fig. 1G wird eine Aluminiumlegierungsschicht mittels eines CVD- oder Sputter-Verfahrens unter vollständiger Füllung der Zwischenräume (19) aufgebracht, wodurch eine zweite Metallschicht (20) gebildet wird.
Gemäß Fig. 1H wird die aufgebrachte zweite Metallschicht (20) über ihre gesamte Fläche mittels einem Rückätzprozeß geätzt, so daß die verbleibende Hälfte der Metalleitungen (21) innerhalb der Zwischenräume (19) zwischen der zuvor gebildeten ersten Hälfte der Metalldrähte (15) gebildet wird.
Gemäß Fig. 1I bedeckt eine dritte Isolationsschicht (22), die aus demselben Material hergestellt ist wie die Seitenwandab­ standsschichten (18), die gesamte Oberfläche der Struktur mit einer im allgemeinen glatten Oberfläche, wodurch der Prozeß zur Bil­ dung von Metalleitungen vervollständigt wird.
Mit dem zuvor beschriebenen, erfindungsgemäßen Verfahren zur Bildung von Metalleitungen ist es möglich, die Planarisierung der dritten Isolationsschicht zu verbessern und das Auftreten von Leerstellen hierin zu verhindern, da Seitenwandabstands­ schichten zwischen den Metalleitungen gebildet werden.
Da weiterhin der Photolithographieprozeß einmal wie beim her­ kömmlichen Metallisierungsprozeß durchgeführt wird, ist die verbleibende Hälfte der Metalleitungen gegenüber der ersten Hälfte der Metalleitungen selbstausrichtend. Weiterhin kann der Zwischenraum zwischen den Metalldrähten durch Anpassung der Stärke der Seitenwandabstandsschichten auf 0,1 µm verringert werden. Deshalb kann das Verfahren zur Bildung von Metalleitungen an Halbleiterbauelementen gemäß der vorliegenden Erfindung zur Herstellung von 64M und 256M DRAMs verwendet werden.

Claims (4)

1. Verfahren zur Bildung von Metalleitungen an Halbleiter­ bauelementen, bei dem:
  • a) Kontaktlöcher (12) in eine erste Isolationsschicht (11) eingebracht werden, die auf einem Halbleitersub­ strat (10) aufgebracht ist;
  • b) eine erste Metallschicht (13) auf die gesamte Ober­ fläche der nach dem Kontaktlochbildungsprozeß erhal­ tenen Struktur unter vollständiger Füllung der Kon­ taktlöcher (12) aufgebracht wird;
  • c) eine erste Hälfte von Metalleitungen (15), die in gleichmäßigen Abständen angeordnet sind, mittels eines lithographischen Verfahrens gebildet werden;
  • d) aus einer zweiten aufgebrachten Isolationsschicht (17) Seitenwandabstandsschichten (18) an den jeweiligen Seitenoberflächen der ersten Metalleitungen (15) gebildet werden, wobei gleichzeitig die erste Isola­ tionsschicht (17) auf eine gleichmäßige Tiefe geätzt wird;
  • e) nach dem Ätzprozeß eine zweite Metallschicht (20) auf die gesamte Oberfläche der erhaltenen Struktur derart aufgebracht wird, daß die Zwischenräume (19) zwischen den Seitenwandabstandsschichten (18) vollständig aufge­ füllt sind; und
  • f) die zweite Hälfte der in den Zwischenräumen (19) angeordnete Metalleitungen (21) durch anisotropes Ätzen der zweiten Metallschicht (20) gebildet wird, wobei die zweite Hälfte der Metalleitungen (21) selbstjustiert zur ersten Hälfte der Metalleitungen (15) angeordnet und von dieser durch die Seitenwandabstandsschichten (18) isoliert sind.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Metallschichten (13, 20) aus Aluminium oder einer Aluminiumlegierung, die eines der Elemente Si, Cu, Ti, Pd, Hf oder B enthält, hergestellt sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Metallschichten jeweils aus einer Diffusions-Sperrschicht, die aus einer der Substanzen Ti, TiN, MoSix, TiW, TiSix und W hergestellt ist, und einer Aluminiumlegierung bestehen, die übereinandergestapelt sind.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Seitenwandabstandsschichten (18) aus einer der Substanzen SixNy, SixOyNz, undotiertes Silicatglas (USG), phosphorhaltiges Silicatglas (PSG) oder bor- und phosphorhaltiges Silicatglas (BPSG) hergestellt sind.
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GB (1) GB2252448B (de)
IT (1) IT1247972B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10107125B4 (de) * 2000-03-17 2004-02-26 Samsung Electronics Co., Ltd., Suwon Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildeter Kontakt in einer integrierten Schaltungsvorrichtung

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW219407B (de) * 1992-06-24 1994-01-21 American Telephone & Telegraph

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7907434A (nl) * 1979-10-08 1981-04-10 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting.
US4400865A (en) * 1980-07-08 1983-08-30 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
US4424621A (en) * 1981-12-30 1984-01-10 International Business Machines Corporation Method to fabricate stud structure for self-aligned metallization
US4584761A (en) * 1984-05-15 1986-04-29 Digital Equipment Corporation Integrated circuit chip processing techniques and integrated chip produced thereby
JPS61270870A (ja) * 1985-05-25 1986-12-01 Mitsubishi Electric Corp 半導体装置
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation
US4868138A (en) * 1988-03-23 1989-09-19 Sgs-Thomson Microelectronics, Inc. Method for forming a self-aligned source/drain contact for an MOS transistor
IT1225624B (it) * 1988-10-20 1990-11-22 Sgs Thomson Microelectronics Procedimento per formare contatti metallo-semiconduttore autoallineatiin dispositivi integrati contenenti strutture misfet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10107125B4 (de) * 2000-03-17 2004-02-26 Samsung Electronics Co., Ltd., Suwon Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildeter Kontakt in einer integrierten Schaltungsvorrichtung

Also Published As

Publication number Publication date
ITMI911517A1 (it) 1992-12-04
GB2252448B (en) 1995-03-22
DE4118380A1 (de) 1992-08-13
FR2672429B1 (fr) 1997-03-14
JPH04249346A (ja) 1992-09-04
FR2672429A1 (fr) 1992-08-07
KR920015491A (ko) 1992-08-27
GB2252448A (en) 1992-08-05
KR930006128B1 (ko) 1993-07-07
JPH0789566B2 (ja) 1995-09-27
GB9112054D0 (en) 1991-07-24
ITMI911517A0 (it) 1991-06-04
IT1247972B (it) 1995-01-05

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