KR100775732B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

인듐을 이용하여 포켓 영역을 형성하며, 또한 인듐의 이온 주입에 의한 누설 전류의 증가를 저감할 수 있는 반도체 장치를 제공한다. 반도체 장치는, 실리콘 기판의 주표면에 구획된 제1, 제2 활성 영역과, 제1 활성 영역 위에 형성되며, 제1 엑스텐션 영역과, 제1 엑스텐션 영역보다 깊은 위치에서 제1 농도의 인듐을 첨가한 제1 포켓 영역을 갖는 제1 n채널 MOS 트랜지스터와, 제2 활성 영역에 형성되고, 제2 엑스텐션 영역과, 제2 엑스텐션 영역보다 깊은 위치에서 제1 농도보다 저농도의 제2 농도의 인듐을 첨가한 제2 포켓 영역을 갖는 제2 n채널 MOS 트랜지스터를 갖는다. 또한, 제2 포켓 영역에 붕소를 이온 주입하여도 된다.
포켓 영역, 엑스텐션 영역, 활성 영역, 절연 게이트, 게이트 절연막, 이온 주입

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE HAVING POCKET AND MANUFACTURE THEREOF}
도 1은 본 발명의 실시예에 따른 n채널 MOS 트랜지스터를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 n채널 MOS 트랜지스터를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 3은 p채널 MOS 트랜지스터의 제조 공정을 도시한 단면도.
도 4는 고내압 트랜지스터의 제조 공정을 도시한 단면도 및 반도체 칩의 평면도.
도 5는 종래의 기술에 따른 반도체 장치의 제조 공정을 나타내는 반도체 칩의 단면도.
도 6은 포켓 영역을 인듐으로 형성한 경우의 서멀 웨이브의 측정 결과를 나타내는 그래프.
도 7은 포켓 영역을 인듐으로 형성한 경우와, 인듐과 붕소를 혼합하여 형성한 경우의 누설 전류 특성을 나타내는 그래프.
도 8은 표준 트랜지스터와 저누설 트랜지스터의 임계값의 게이트 폭 및 게이트 길이 의존성을 나타내는 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 소자 분리 영역
3, 13, 23 : 웰/채널 영역
4 : 게이트 절연막
5, 15, 25 : 게이트 전극
6, 16 : 엑스텐션 영역
7, 17 : 포켓 영역
8 : 측벽 스페이서
9, 19, 29 : 깊은 소스/드레인 영역
30 : 반도체 칩
31 : 입출력 회로
32 : 메모리 회로
33 : 논리 회로
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 쇼트 채널 효과를 억제하는 포켓 영역을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 미세화에 수반되어, 트랜지스터의 임계값에 대한 쇼트 채널 효과가 문제가 된다. 그 대책으로서, 포켓 구조가 제안되어 있다. n채널 MOS 트랜지스터에서는, 게이트 양단의 아래쪽으로 p형의 포켓 영역을 형성한다. 포켓 영역 형성을 위한 불순물로서 붕소가 널리 이용되고 있다. 최근, p형 포켓 영역을 형성하는 불순물로서 인듐도 이용되고 있다.
포켓 영역 형성용 불순물로서, 인듐을 이용한 n채널 MOS 트랜지스터는, 이하에 예를 드는 것과 같은 이점을 갖는다.
쇼트 채널 효과의 억제 능력이 크다.
트랜지스터 구동 능력을 향상시킬 수 있다.
이들 이점은, 인듐의 원자량<115>이 붕소의 원자량<11>보다 크고, 주입 위치로부터의 편석, 확산이 생기기 어려운 점에 의해 얻어진다고 생각된다.
도 5의 (A)∼(D)를 참조하여, 종래 기술에 의한 포켓 영역을 갖는 반도체 장치의 제조 방법을 설명한다.
도 5의 (A)에 도시한 바와 같이, 실리콘 기판(1)의 주표면에 소자 분리 영역(2)을 형성한다. 도면의 구성에서는, 실리콘 기판(1) 표면에 소자 분리용 홈을 형성하고, 소자 분리용 홈을 산화 실리콘 등의 절연물로 매립하며, 표면 위에 피착된 여분의 절연물을 화학 기계 연마(CMP) 등에 의해 제거하여 STI(Shallow Trench Isolation)를 형성하고 있다.
또한, STI 대신에, 실리콘 국소 산화(LOCOS)에 의한 소자 분리 영역을 형성하여도 된다. 소자 분리 영역(2)에 의해, 다수의 활성 영역이 구획된다. 이하, n채널 MOS 트랜지스터를 형성하는 활성 영역을 예로 들어 설명한다.
활성 영역의 실리콘 기판 표면에, 붕소 이온을 가속 에너지 300keV, 도즈량 3.0×1013㎝-2 정도로 주입하여, p형 웰(3)을 형성한다. 다음에, 붕소 이온을 가속 에너지 30keV, 도즈량 5.0×1012㎝-2 정도로 주입하여, 임계값을 조정한 채널 영역을 형성한다.
활성 영역 표면 위에 게이트 절연막(4)을 형성하고, 그 위에 다결정 실리콘, 폴리사이드 등의 게이트 전극층을 형성한다. 게이트 전극층, 게이트 절연막을 레지스트 마스크를 이용하여 패터닝하여, 게이트 절연막(4)을 구비한 절연 게이트 전극(5)을 형성한다.
도 5의 (B)에 도시한 바와 같이, 절연 게이트 전극을 마스크로 하여, 비소 이온을 가속 에너지 5keV, 도즈량 3.0×1015㎝-2 정도로 주입하여, 얕은 엑스텐션 영역(6)을 형성한다.
도 5의 (C)에 도시한 바와 같이, 엑스텐션 영역(6)의 하측에 포켓 영역(7)을 형성한다. 예를 들면, 인듐 이온을 가속 에너지 100keV, 도즈량 6.3×1013㎝-2 정도로 기판 법선으로부터 30°틸트시킨 4방향으로부터 주입하여, 인듐 첨가 영역을 형성한다.
도 5의 (D)에 도시한 바와 같이, 절연 게이트 전극(5)을 덮도록 산화 실리콘 등의 절연층을 피착시키고, 이방성 에칭을 행함으로써 절연 게이트 전극(5)의 측벽에만 측벽 스페이서(8)를 남긴다.
절연 게이트 전극과 측벽 스페이서를 마스크로 하여, n형 불순물을 이온 주입하여 깊은 소스/드레인 영역(9)을 형성한다. 예를 들면, 인 이온을 가속 에너지 15keV, 도즈량 5.0×1015㎝-2 정도로 주입한다. 깊은 소스/드레인 영역(9)은, 금속 전극과의 컨택트 형성을 위해 이용된다. 또한, 소스/드레인의 저항을 저감하기 위해 실리사이드를 형성하는 경우에는, 금속과 실리콘의 화합물을 형성하는 영역으로서 이용된다.
이온 주입을 끝낸 반도체 기판에 대하여, 램프 가열을 행하여, 불순물을 활성화한다. 예를 들면, 1025℃, 약 3초의 열처리를 램프 가열에 의해 행한다.
포켓 영역을 형성하기 위해 인듐을 이용한 n채널 MOS 트랜지스터는, 쇼트 채널 효과를 억제하고, 구동 능력을 향상하는 등의 이점을 갖지만, 접합 누설 전류가 증대된다. 또한, 역 협채널 효과에 의해 협채널 트랜지스터의 누설 전류도 증대된다.
본 발명의 목적은, n채널 MOS 트랜지스터의 포켓 영역을 인듐을 이용하여 형성하며, 또한 인듐을 이용함으로써 누설 전류의 증가를 저감할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 포켓 영역 형성을 위해, 인듐의 이온 주입을 채용하며, 또한 인듐을 이용함으로써 누설 전류의 증가를 저감시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 관점에 따르면, 주표면을 갖는 실리콘 기판과, 상기 실리콘 기판의 주표면에 형성된 소자 분리 영역에 의해서 구획된 제1, 제2 활성 영역과, 상기 제1 활성 영역 위에 형성되며, 게이트 절연막을 구비한 제1 절연 게이트와, 상기 제1 절연 게이트 양측의 제1 활성 영역에 형성된 제1 엑스텐션 영역과, 상기 제1 절연 게이트에 정렬하여 상기 제1 엑스텐션 영역보다 깊은 위치에서 상기 제1 활성 영역 내에 형성되고, 제1 농도의 인듐을 첨가한 제1 포켓 영역을 갖는 제1 n채널 MOS 트랜지스터와, 상기 제2 활성 영역 위에 형성되며, 게이트 절연막을 구비한 제2 절연 게이트와, 상기 제2 절연 게이트 양측의 제2 활성 영역에 형성된 제2 엑스텐션 영역과, 상기 제2 절연 게이트에 정렬하여 상기 제2 엑스텐션 영역보다 깊은 위치에서 상기 제2 활성 영역 내에 형성되고, 상기 제1 농도보다 저농도의 제2 농도의 인듐을 첨가한 제2 포켓 영역을 갖는 제2 n채널 MOS 트랜지스터를 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 따르면, 주표면을 갖는 실리콘 기판과, 상기 실리콘 기판의 주표면에 형성된 소자 분리 영역에 의해서 구획된 제1, 제2 활성 영역과, 상기 제1 활성 영역 위에 형성되며, 게이트 절연막을 구비한 제1 절연 게이트와, 상기 제1 절연 게이트의 양 측벽에 형성된 제1 측벽 스페이서와, 상기 제1 절연 게이트 양측의 제1 활성 영역에 형성된 제1 엑스텐션 영역과, 상기 제1 절연 게이트에 정렬하여 상기 제1 엑스텐션 영역보다 깊은 위치에서 상기 제1 활성 영역 내에 형성되고, 제1 농도의 인듐을 첨가한 제1 포켓 영역을 갖고, 상기 제1 측벽 스페이 서 아래쪽으로 비정질상(amorphous phase)의 영역을 포함하는 제1 n채널 MOS 트랜지스터와, 상기 제2 활성 영역 위에 형성되며, 게이트 절연막을 구비한 제2 절연 게이트와, 상기 제2 절연 게이트의 양 측벽에 형성된 제2 측벽 스페이서와, 상기 제2 절연 게이트 양측의 제2 활성 영역에 형성된 제2 엑스텐션 영역과, 상기 제2 절연 게이트에 정렬하여 상기 제2 엑스텐션 영역보다 깊은 위치에서 상기 제2 활성 영역 내에 형성되고, 상기 제1 농도보다 저농도의 제2 농도의 인듐을 첨가한 제2 포켓 영역을 갖고, 상기 제2 측벽 스페이서 아래쪽은 상기 제1 측벽 스페이서 아래쪽보다 비정질상의 영역이 적은 제2 n채널 MOS 트랜지스터를 갖는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 따르면, (a) 주표면을 갖는 실리콘 기판에 소자 분리 영역을 형성하여 제1, 제2 활성 영역을 구획하는 공정과, (b) 제1, 제2 활성 영역 위에 게이트 절연막을 형성하는 공정과, (c) 상기 게이트 절연막 위에 도전성 게이트 전극층을 형성하는 공정과, (d)상기 게이트 전극층, 게이트 절연막을 패터닝하여 제1 활성 영역 위에 제1 절연 게이트, 제2 활성 영역 위에 제2 절연 게이트를 형성하는 공정과, (e) 상기 제1, 제2 활성 영역에 n형 불순물을 제1 깊이로 이온 주입하여, 제1, 제2 절연 게이트 양측에 제1, 제2 엑스텐션 영역을 형성하는 공정과, (f) 상기 제2 활성 영역을 마스크하여, 상기 제1 활성 영역에 인듐을 제1 도즈량으로 제1 깊이보다 깊은 제2 깊이로 이온 주입하는 공정과, (g) 상기 제1 활성 영역을 마스크하여, 상기 제2 활성 영역에 인듐을 제1 도즈량보다 낮은 제2 도즈량으로 상기 제1 깊이보다 깊은 제3 깊이로 이온 주입하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
포켓 영역 형성을 위한 In 도즈량을 제한함으로써, 누설 전류의 증대를 억제할 수 있다. 비정질상 발생을 억제할 수 있다.
또한, B를 도핑함으로써, 쇼트 채널 효과 억제의 효과가 부족한 부분을 보충할 수 있다.
본 발명의 실시예의 설명에 앞서서, 포켓 영역 형성을 위해 인듐을 이용한 n채널 MOS 트랜지스터에 대하여 설명한다. 인듐을 이용하여 포켓 영역을 형성한 n채널 MOS 트랜지스터의 접합 누설 전류가 증대하는 것은, 비정질상의 잔류와 관련이 있는 것으로 시사되어 있다.
이온 주입 시에 발생하는 비정질상은, 이온 주입 후의 활성화 열처리에 의해 회복된다. 최근, 트랜지스터의 미세화에 수반되어, 활성화 열처리의 서멀 버짓(thermal budget)이 저하된다. 이 때문에, 충분한 비정질상의 회복이 불가능하게 되어 있다. 인듐이 주입되고 접합 누설 전류가 증대한 트랜지스터에서는, 측벽 스페이서 하부에 비정질상이 잔류되어 있는 것이 지적되고 있다.
인듐의 활성화율은 붕소에 비해 낮다. 트랜지스터 임계값 조정에 이용되는 인듐의 도즈량당 영향은, 붕소에 비해 적은 경향이 있다. 동일한 트랜지스터 임계값을 얻기 위해서는, 붕소보다도 도우즈량을 늘린 인듐을 도핑할 필요가 있다. 도우즈량을 증대시키면, 비정질상의 형성을 조장하게 된다.
스태틱 랜덤 액세스 메모리(SRAM) 등의 메모리 셀은, 집적도 향상을 위해 논리 회로의 트랜지스터 등과 비교하여, 좁은 게이트 폭의 트랜지스터를 이용하여 형 성된다.
STI를 이용한 반도체 디바이스에서는, 트랜지스터의 게이트 폭이 좁아짐에 따라 임계값 전압이 저하된다. 트랜지스터의 게이트 폭이 좁아짐에 따라, 임계값 전압이 증대하는 협채널 효과에 대하여, 임계값 전압이 저하하는 현상은 역 협채널 효과라 불린다. p형 포켓 영역을 형성하기 위해 인듐을 이용한 디바이스에서는, 붕소를 이용한 디바이스에 비하여 역 협채널 효과가 보다 현저하게 된다. 임계값 전압이 저하하기 때문에, 누설 전류 증대로 이어지기 쉽다.
도 6은, 본 발명자 등이 행한 서멀 웨이브(thermal wave)의 실험 결과를 나타낸다. 도 5의 (D)에 도시한 바와 같은 n채널 MOS 트랜지스터에서, 포켓 영역(7)을, 여러 도즈량의 인듐 이온 주입에 의해 형성하였다. 또한, 이온 주입 후 행하는 활성화 열처리의 조건을 변화시켰다.
이들 샘플에 대하여, 임의의 주파수의 서멀 웨이브를 제공하고, 반사한 서멀 웨이브를 측정함으로써 반사율을 측정하여, 서멀 웨이브 유닛을 얻는다. 반도체 기판 내에 비정질 영역이 있으면, 이 비정질 영역은 서멀 웨이브의 반사를 증대시키는 기능을 갖는다. 따라서, 서멀 웨이브의 반사율이 높은 것은, 기판 내에 비정질상이 발생하고 있는 것을 시사한다. 서멀 웨이브 유닛의 증대는, 비정질상의 영역의 증대를 시사한다.
도 6에서, 횡축은 인듐의 도즈량이고, 종축은 서멀 웨이브 유닛(반사율)을 나타낸다. 인듐의 도즈량은, 1.5 ×1013㎝-2, 2.0 ×1013㎝-2, 2.5 ×1013㎝-2, 3.0 ×1013㎝-2, 4.0 ×1013㎝-2로 변화시키고, 열처리 조건은 1025℃ 3초, 1025℃ 20초, 1100℃ 3초, 900℃ 20초의 4가지 조건으로 행하였다.
1025℃, 3초간의 열처리를 행한 샘플의 측정 결과는 곡선 c1로 나타내지고 있다. 1025℃, 20초간의 열처리를 행한 샘플의 측정 결과는 곡선 c2로 나타내고있다. 곡선 c1에는, 인듐 도즈량이 2.5×1013㎝-2를 넘으면, 서멀 웨이브 유닛은 서서히 증대한다. 약 3.5×1013㎝-2를 넘는 인듐 도즈량에서는, 저도핑 영역에서의 변화가 없는 서멀 웨이브 유닛과 비교하여, 약 20% 이상의 서멀 웨이브 유닛의 증대가 인정된다.
1025℃에서의 열처리 시간을 3초에서 20초로 증가시키면, 곡선 c2로 나타낸 바와 같이, 서멀 웨이브 유닛은 In 도핑량에 상관없이, 거의 평탄한 값을 나타낸다. In의 이온 주입에 의해 발생한 비정질상은, 거의 완전하게 결정 상(phase)으로 회복하고 있다고 생각된다. 그러나, 이 열처리 조건은 미세 디바이스에 대하여 접합 형상 등의 다른 점에 영향을 크게 미친다.
열처리 온도를 저감한 900℃, 20초간의 열처리에 대해서는, 곡선 d1로 나타내는 특성이 얻어졌다. 곡선 d1에서는, 인듐 도즈량이 2.0×1013㎝-2를 넘으면, 서멀 웨이브 유닛은 명료한 증대를 보이고 있다. 저도즈 영역에서 거의 평탄한 서멀 웨이브 유닛을 기준으로 하여, 인듐 도즈량 2.5×1013㎝-2에서, 약 30%의 서멀 웨이브 유닛의 증대가 인정된다.
열처리 온도를 높게 한 1100℃, 3초간의 열처리에 대해서는, 곡선 d2로 나타내는 특성이 얻어졌다. 곡선 d2에서는, 인듐 도즈량을 증대시켜도 서멀 웨이브 유닛의 증대는 인정되지 않고, 거의 평탄한 특성이 얻어지고 있다. 그러나, 1100℃, 3초간의 열처리는, 미세 디바이스에 대하여, 접합 형상 등의 다른 점에 영향을 크게 미친다.
도 6에 도시한 측정 결과로부터는, 열처리를 1025℃, 3초간에서 행하는 경우, 인듐의 도즈량은 약 3.5×1013㎝-2 이하로 하는 것이 비정질상 억제의 관점에서 바람직하다는 것을 알 수 있다. 900℃, 20초간의 열처리를 행하는 경우에는, 인듐 도즈량은 더욱 낮게 약 2.5×1013㎝-2 이하로 하는 것이 바람직하다.
이하, 본 발명의 실시예에 대하여 설명한다. 도 1의 (A) 내지 도 2의 (E)는, 단일의 반도체 칩 상에 In으로 포켓 영역을 형성하고, 누설 전류의 증가를 허용하는 표준 트랜지스터와, In을 이용하지만, 누설 전류를 저감한 저누설 트랜지스터를 제조하는 방법의 주요 공정을 나타내는 반도체 칩의 단면도이다.
도 1의 (A)에 도시한 바와 같이, 실리콘 기판(1)의 주표면에, STI에 의해 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2)은, 실리콘 기판(1) 주표면에 다수의 활성 영역 AR을 구획한다.
p채널 영역을 레지스트 등의 마스크로 덮고, n채널 영역에 B+ 이온을 가속 에너지 300keV, 도즈량 3.0×1013㎝-2로 이온 주입하여, p형 웰(3)을 형성한다. 또 한, 표면 부분에 B+ 이온을 가속 에너지 30keV, 도즈량 5.0×1012㎝-2로 이온 주입하고, 임계값을 조정한 채널을 형성한다.
p채널 영역에 대해서는, n채널 영역을 레지스트 등의 마스크로 덮고, 별개의 이온 주입을 행한다.
활성 영역 위에 얇은 게이트 절연막(4), 예를 들면 두께 약 5∼10㎚의 산화 실리콘막을 열 산화 등으로 형성하고, 그 표면 위에 다결정 실리콘, 폴리사이드 등의 도전성 게이트 전극층을 형성한다. 게이트 전극층 위에 레지스트 마스크 PR을 형성하고, 패터닝함으로써, 절연 게이트 전극(5), 게이트 절연막(4)을 형성한다. 그 후, 레지스트 마스크 PR은 제거한다.
도 1의 (B)에 도시한 바와 같이, 절연 게이트 전극(5), STI 영역(2)을 마스크로 하여, n채널 영역의 활성 영역에 As+ 이온을 가속 에너지 5keV, 도즈량 3.0×1015㎝-2 정도로 이온 주입하여, 얕은 소스/드레인 엑스텐션 영역(6)을 형성한다.
또한, 이 이온 주입 시에, p채널 영역은 레지스트 마스크로 덮어 둔다. p채널 영역에 대해서는, n채널 영역을 레지스트 등의 마스크로 덮어, 별개의 이온 주입을 행한다.
또한, 이상의 공정은, 표준 트랜지스터, 저누설 트랜지스터에 공통으로 적용된다.
도 1의 (C)는, 좌측에 표준 트랜지스터, 우측에 저누설 트랜지스터를 도시한 다. 도면에 도시한 바와 같이, 저누설 트랜지스터의 활성 영역을 레지스트 마스크 PR1로 덮고, n채널 표준 트랜지스터의 활성 영역에 In+ 이온을 가속 에너지 100keV, 도즈량 6.3×1013㎝-2 정도 이온 주입하여, 얕은 엑스텐션 영역의 아래에 포켓 영역(7)을 형성한다. 그 후 레지스트 마스크 PR1은 제거한다.
이온 주입의 방향은, 기판 법선으로부터 약 30°틸트한 4방향으로부터 행한다. 틸트시킴으로써 절연 게이트 단부 아래쪽으로 들어간 p형 포켓 영역을 형성한다.
도 2의 (D)에 도시한 바와 같이, 표준 트랜지스터 영역을 레지스트 마스크 PR2로 덮고, n채널 저누설 트랜지스터의 활성 영역에 대하여, 포켓 영역 형성을 위한 이온 주입을 행한다. 우선, In+ 이온을 가속 채널 100keV, 토탈 도즈량 3.4×1013㎝-2 정도 이온 주입한다. 또한 B+ 이온을 가속 에너지 10keV, 도즈량 2.0×1013㎝-2 정도 이온 주입한다. 이 이온 주입도, 기판 법선으로부터 30°틸트한 4방향으로부터 행한다.
이와 같이, 저누설 n채널 MOS 트랜지스터의 포켓 영역에 대해서는, In의 이온 주입량을 제한하여, 비정질상의 발생을 억제한다. 쇼트 채널 효과 억제의 효과가 부족한 부분은 B를 이온 주입함으로써 보충한다. 그 후 레지스트 마스터 PR2는 제거한다. 또한, 도 1의 (C), 도 2의 (D)의 공정은, n채널 MOS 트랜지스터에 대한것으로, p 채널 MOS 트랜지스터에 대해서는, 별개의 이온 주입을 행한다.
도 2의 (E)에 도시한 바와 같이, 절연 게이트 전극(5)을 덮도록, 산화 실리콘층 등의 절연층을 피착시키고, 이방성 에칭을 행함으로써 절연 게이트 전극의 측벽에만 측벽 스페이서(8)를 남긴다.
절연 게이트 전극(5), 측벽 스페이서(8)를 마스크로 하여, n형 불순물, 예를 들면 P+ 이온을 가속 에너지 15keV, 도즈량 5.0×1015㎝-2 정도로 이온 주입하고, 깊은 소스/드레인 영역(9)을 형성한다. 깊은 소스/드레인 영역(9)은, 측벽 스페이서의 외측에 형성되기 때문에, 측벽 스페이서의 아래쪽으로는, 엑스텐션 영역(6),포켓 영역(7)이 남는다.
도 3의 (A)∼(C)는, p 채널 영역에서의 p채널 MOS 트랜지스터의 제조 공정을 도시한 단면도이다.
도 3의 (A)에 도시한 바와 같이, 실리콘 기판(1)의 주표면에 전술한 공정에 의해 STI의 소자 분리 영역(2)을 형성한다. p 채널 활성 영역에 대하여, n형 불순물 예를 들면 P+ 이온을 가속 에너지 600keV, 도즈량 3.0×1013㎝-2 정도로 이온 주입하여, n형 웰(13)을 형성한다. 또한, P+ 이온을 가속 에너지 80keV, 도즈량 2.0×1012㎝-2 정도로 이온 주입하여, 임계값 조정을 행한 채널을 형성한다.
활성 영역 위에 산화 실리콘 등의 게이트 절연막(4)을 형성한 후, 다결정 실리콘, 실리사이드 등의 게이트 전극층을 형성하고, 패터닝함으로써 게이트 절연막(4)을 구비한 절연 게이트 전극(15)을 형성한다. 또한, 게이트 전극(15)에 포함되는 다결정 실리콘층은, p형으로 도핑된다.
도 3의 (B)에 도시한 바와 같이, 게이트 전극(15), 소자 분리 영역(2)을 마스크로 하여, 예를 들면 B+ 이온을 가속 에너지 1keV, 도즈량 3.0×1014㎝-2 정도로 이온 주입하여, 얕은 소스/드레인 엑스텐션 영역(16)을 형성한다.
도 3의 (C)에 도시한 바와 같이, As+ 이온을 가속 에너지 80keV, 도즈량 3.0×1013㎝-2 정도로 이온 주입하고, 소스/드레인 엑스텐션 영역의 하측에 n형 포켓 영역(17)을 형성한다. 또한, 포켓 영역 형성을 위한 이온 주입은, 기판 법선에 대하여 30°틸트한 4방향으로부터 행한다.
도 3의 (D)에 도시한 바와 같이, 전술한 공정에 의해 절연 게이트 전극(15) 측벽에 측벽 스페이서(8)를 형성한다.
그 후, B+ 이온을 가속 에너지 5keV, 도즈량 5.0×1015㎝-2 정도로 이온 주입하여, 깊은 소스/드레인 영역(19)을 형성한다.
As로 형성하는 포켓 영역에는, In으로 형성하는 포켓 영역과 같이, 누설 전류 발생 등의 문제가 발생되지 않는다. 이 때문에, 표준 트랜지스터와 저누설 트랜지스터를 구별하여 형성할 필요는 없다.
도 4의 (A)∼(C)는, 입출력 회로 등에 형성되는 고내압 트랜지스터의 제조 공정을 도시한다.
도 4의 (A)에 도시한 바와 같이, 전술한 실시예와 마찬가지의 공정에 의해, 소자 분리 영역(2)이 형성된다. 이하, n채널 MOS 트랜지스터를 제조하는 경우를 예로 들어 설명한다.
B+ 이온을 가속 에너지 300keV, 도즈량 3.0×1013㎝-2 정도로 이온 주입하여, p형 웰(23)을 형성한다. 또한, B+ 이온을 가속 에너지 30keV, 도즈량 7.0×1012㎝ -2 정도로 이온 주입하여, 채널 영역을 형성한다.
활성 영역 위에 두꺼운 게이트 절연막(14)을 형성하고, 그 위에 게이트 전극층을 형성한다. 두꺼운 게이트 절연막은, 원하는 내압을 얻도록 그 두께가 제어된다. 예를 들면, 활성 영역 표면의 산화 공정을 2단계로 나눠, 그 중간 단계에서 후막의 게이트 절연막을 형성할 영역 이외의 산화막을 제거한다. 이와 같이 하여, 두꺼운 게이트 절연막과 얇은 게이트 절연막을 형성한다.
게이트 전극층, 게이트 절연막을 레지스트 마스크를 이용하여 패터닝함으로써, 게이트 전극(25), 게이트 절연막(14)을 형성한다.
도 4의 (B)에 도시한 바와 같이, As+ 이온을 가속 에너지 10keV, 도즈량 3.0×1014㎝-2 정도로 이온 주입하여, 소스/드레인 엑스텐션 영역을 형성한다.
도 4의 (C)에 도시한 바와 같이, 전술한 실시예와 마찬가지의 공정에 의해, 게이트 전극(25) 측벽에 측벽 스페이서(8)를 형성한 후, 예를 들면 P+ 이온을 가속 에너지 15keV, 도즈량 5×1015㎝-2 정도로 이온 주입하여, 깊은 소스/드레인 영역(29)을 형성한다.
고내압 트랜지스터는, 그다지 미세화되지 않으며, 포켓 영역도 설치되지 않는다.
도 4의 (D)는, 상술과 같은 공정에 의해 형성되는 반도체 칩의 평면 구성을 개략적으로 나타낸다. 반도체 칩(30)은 입출력 회로(31), 메모리 회로(32), 논리 회로(33)를 포함한다. 입출력 회로(31)는 도 4의 (C)에 도시한 바와 같은 고내압 트랜지스터를 포함한다. 메모리 영역(32)은, 예를 들면 스태틱 랜덤 액세스 메모리(SRAM)로 형성되며, 저누설 n채널 트랜지스터를 이용하여 형성된다. 논리 회로(33)는, CMOS 회로로 구성되며, 메모리 셀의 저누설 트랜지스터보다 게이트 폭이 넓은 n채널 표준 트랜지스터와, 포켓 영역을 구비한 p채널 트랜지스터로 형성된다.
도 7은, 상술한 실시예에 따라서 형성한 표준 트랜지스터와 저누설 트랜지스터의 누설 특성을 도시한다. 도면에서 횡축은, 누설 전류를 단위 A로 나타내며, 종축은 누적 확률을 나타낸다. 곡선 r이 포켓 영역을 3.4×1013㎝-2의 인듐과 2.0×1013㎝-2의 붕소의 이온 주입으로 형성한 저누설 트랜지스터의 특성이다. 곡선 s는, 포켓 영역을 6.28×1013㎝-2의 인듐의 이온 주입으로 형성한 표준 트랜지스터의 특성이다.
도면으로부터 명백한 바와 같이, 누설 전류는 한자릿수 이상의 큰 차를 보이고 있다. In의 도핑량을 제한함으로써, 누설 전류가 대폭 감소하고 있는 것을 명 백히 알 수 있다. In의 도핑량을 저감하면, 비정질화되는 양이 감소하여, 열처리에 의해 만족할 수 있는 정도까지 결정 상으로 회복된다고 생각된다. In의 도핑량을 일정값 이상으로 증가시키면, 회복할 수 없는 비정질 영역이 증가하여, 누설 전류를 증대시킨다고 생각된다.
도 8의 (A)∼(C)는, 임계값 전압의 게이트 길이 및 게이트 폭 의존성을 도시한다.
도 8의 (A)에 도시한 바와 같이, 활성 영역 AR 위에 게이트 전극 G가 형성되어 있는 경우, 게이트 전극의 폭(전류 방향의 길이)을 게이트 길이 L로 하고, 그것과 직교 방향의 활성 영역의 폭을 게이트 폭 W로 한다.
도 8의 (B)는, 트랜지스터의 임계값 전압의 게이트 길이 의존성을 도시한 그래프이다. 도면에서 횡축은 게이트 길이 L을 단위 ㎛로 나타내며, 종축은 트랜지스터의 임계값 Vth를 단위 V로 나타낸다. 포켓 영역을 In만으로 형성한 표준 트랜지스터와, 포켓 영역을 In과 B와의 2종류의 불순물로 형성한 저누설 트랜지스터의 특성이 나타나 있다. 이들 2종류의 트랜지스터의 임계값은, 거의 동등하며, 저누설 트랜지스터가 표준 트랜지스터와 거의 마찬가지로 쇼트 채널 효과를 억제한 특성을 유지하고 있는 것을 보이고 있다.
도 8의 (C)는, 임계값의 게이트 폭 의존성을 도시한다. 도면에서 횡축은 게이트 폭 W를 단위 ㎛로 나타내며, 종축은 임계값 Vth를 단위 V로 나타낸다. 표준 트랜지스터의 임계값 Vs는, 게이트 폭 W의 감소와 함께 감소를 계속하여, 거의 0까지 도달되어 있다. 이것에 대하여, 포켓 영역을 In과 B와의 혼합에 의해 형성한 저 누설 트랜지스터 Us의 임계값은, 게이트 폭 W의 감소(협채널화)에 대해서도, 유한의 값을 유지하고 있다. 이와 같이, 저누설 트랜지스터에 의해 역 협채널 효과의 영향을 저감한 트랜지스터가 얻어진다.
SRAM 등의 메모리 회로는, 집적도 향상을 위해 좁은 게이트 폭의, 예를 들면 0.05∼0.5㎛의, 저누설 트랜지스터로 형성된다. 논리 회로는 게이트 폭이 보다 넓은, 예를 들면 1∼10㎛의, 표준 트랜지스터를 이용하여 형성된다.
또한, p형 불순물로서 B를 이용하는 경우, 이온종으로서 붕소 외에 BF2, 데카보란 등 붕소 화합물을 이용할 수도 있다. 논리 회로를 표준 트랜지스터로 형성하는 경우를 설명하였지만, 논리 회로를 표준 트랜지스터와 저누설 트랜지스터와의 조합, 또는, 저누설 트랜지스터만으로 형성하는 것도 가능하다. 게이트로서 노치(notch) 게이트를 이용할 수도 있다.
이상으로 실시예를 따라서 본 발명을 설명하였지만, 본 발명은 이들 설명에 한정되는 것은 아니다. 예를 들면 다양하게 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 인듐을 이용하여 포켓 영역을 형성하고, 그 이점을 유지한 상태 그대로, 인듐을 이용함으로써 생길 수 있는 누설 전류 증대를 저감할 수 있다.

Claims (10)

  1. 반도체 장치에 있어서,
    주표면을 갖는 실리콘 기판;
    상기 실리콘 기판의 주표면에 형성된 분리 영역에 의해 구획된 제1 및 제2 활성 영역;
    상기 제1 활성 영역 위에 형성된, 게이트 절연막을 구비한 제1 절연 게이트, 상기 제1 절연 게이트의 양측의 상기 제1 활성 영역에 형성된 제1 엑스텐션(extension) 영역, 및 상기 제1 엑스텐션 영역보다 깊은 위치에서 상기 제1 절연 게이트의 양측의 상기 제1 활성 영역에 형성된 제1 포켓 영역 - 상기 제1 포켓 영역에는 제1 농도의 인듐이 도핑되어 있음 - 을 갖는 제1 n채널 MOS 트랜지스터; 및
    상기 제2 활성 영역 위에 형성된, 게이트 절연막을 구비한 제2 절연 게이트, 상기 제2 절연 게이트의 양측의 상기 제2 활성 영역에 형성된 제2 엑스텐션 영역, 및 상기 제2 엑스텐션 영역보다 깊은 위치에서 상기 제2 절연 게이트의 양측의 상기 제2 활성 영역에 형성된 제2 포켓 영역 - 상기 제2 포켓 영역에는 상기 제1 농도보다 낮은 제2 농도의 인듐이 도핑되어 있음 - 을 갖는 제2 n채널 MOS 트랜지스터
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 포켓 영역에는 붕소가 더 도핑되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 n채널 MOS 트랜지스터는, 상기 제1 n채널 MOS 트랜지스터보다 좁은 게이트 폭을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 분리 영역에 의해 구획된 제3 활성 영역; 및
    상기 제3 활성 영역 위에 형성된 게이트 절연막을 갖는 제3 절연 게이트, 상기 제3 절연 게이트의 양측의 상기 제3 활성 영역에 형성된 p형 엑스텐션 영역, 및 상기 p형 엑스텐션 영역보다 깊은 위치에서 상기 제3 절연 게이트의 양측의 상기 제3 활성 영역에 형성된 n형 포켓 영역
    을 더 포함하는 반도체 장치.
  5. 반도체 장치에 있어서,
    주표면을 갖는 실리콘 기판;
    상기 실리콘 기판의 주표면에 형성된 분리 영역에 의해 구획된 제1 및 제2 활성 영역;
    상기 제1 활성 영역 위에 형성된, 게이트 절연막을 구비한 제1 절연 게이트, 상기 제1 절연 게이트의 양 측벽에 형성된 제1 측벽 스페이서, 상기 제1 절연 게이트의 양측의 상기 제1 활성 영역에 형성된 제1 엑스텐션 영역, 및 상기 제1 엑스텐션 영역보다 깊은 위치에서 상기 제1 절연 게이트의 양측 상의 상기 제1 활성 영역 내에 형성된 제1 포켓 영역 - 상기 제1 포켓 영역에는 제1 농도의 인듐이 도핑되어 있음 - 을 포함하며, 상기 제1 측벽 스페이서 아래쪽으로 비정질상(amorphous phase)의 영역을 포함하는 제1 n채널 MOS 트랜지스터; 및
    상기 제2 활성 영역 위에 형성된, 게이트 절연막을 구비한 제2 절연 게이트, 상기 제2 절연 게이트의 양 측벽에 형성된 제2 측벽 스페이서, 상기 제2 절연 게이트의 양측의 상기 제2 활성 영역에 형성된 제2 엑스텐션 영역, 및 상기 제2 엑스텐션 영역보다 깊은 위치에서 상기 제2 절연 게이트의 양측 상의 상기 제2 활성 영역 내에 형성된 제2 포켓 영역 - 상기 제2 포켓 영역에는 상기 제1 농도보다 낮은 제2 농도의 인듐이 도핑되어 있음 - 을 포함하며, 상기 제2 측벽 스페이서 아래쪽은 상기 제1 측벽 스페이서 아래쪽보다 적은 비정질상의 영역을 포함하는 제2 n채널 MOS 트랜지스터
    를 포함하는 반도체 장치.
  6. 반도체 장치의 제조 방법에 있어서,
    (a) 주표면을 갖는 실리콘 기판에 소자 분리 영역을 형성하여, 제1 및 제2 활성 영역을 구획하는 공정;
    (b) 상기 제1 및 제2 활성 영역에 게이트 절연막을 형성하는 공정;
    (c) 상기 게이트 절연막 위에 도전성 게이트 전극층을 형성하는 공정;
    (d) 상기 게이트 전극층 및 상기 게이트 절연막을 패터닝하여, 상기 제1 활성 영역 위에 제1 절연 게이트, 상기 제2 활성 영역 위에 제2 절연 게이트를 형성하는 공정;
    (e) 상기 제1 및 제2 활성 영역에 n형 불순물을 제1 깊이로 이온 주입하여, 상기 제1 및 제2 절연 게이트의 양측에 제1 및 제2 엑스텐션 영역을 형성하는 공정;
    (f) 상기 제2 활성 영역을 마스크하고, 상기 제1 활성 영역에 인듐을 상기 제1 도즈량으로 상기 제1 깊이보다 깊은 제2 깊이로 이온 주입하는 공정; 및
    (g) 상기 제1 활성 영역을 마스크하고, 상기 제2 활성 영역에 인듐을 상기 제1 도즈량보다 낮은 제2 도즈량으로 상기 제1 깊이보다 깊은 제3 깊이로 이온 주입하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    (h) 상기 제1 활성 영역을 마스크하고, 상기 제2 활성 영역에 붕소를 상기 제1 깊이보다 깊은 제4 깊이로 이온 주입하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    (i) 상기 제1 및 제2 절연 게이트의 각각의 측벽에 측벽 스페이서를 형성하는 공정;
    (j) 상기 측벽 스페이서 외측의 상기 제1 및 제2 활성 영역에 n형 불순물을 이온 주입하는 공정; 및
    (k) 상기 제1 및 제2 활성 영역에 광을 조사하여, 불순물 이온들을 활성화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 공정 (a)는 제3 활성 영역을 더 구획하며,
    상기 공정 (b)에서, 상기 제3 활성 영역 위에 상기 게이트 절연막보다 두꺼운 후막 게이트 절연막을 더 형성하고,
    상기 공정 (c)와 (d)는 상기 제3 활성 영역 위에 제3 절연 게이트를 형성하고, 상기 공정 (f)와 (g)는 상기 제3 활성 영역을 마스크함으로써 행해지는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 공정 (a)는 제4 활성 영역을 더 구획하며,
    상기 공정 (d)에서, 상기 제4 활성 영역 위에 제4 절연 게이트를 형성하고,
    (n) 상기 공정 (d)의 후에, 상기 제4 활성 영역에 p형 불순물을 제5 깊이로 이온 주입하여, 상기 제4 절연 게이트 양측에 제4 엑스텐션 영역을 형성하는 공정과,
    (o) 상기 공정 (d)의 후에, 상기 제4 활성 영역에 n형 불순물을 제5 깊이보다 깊은 제6 깊이로 이온 주입하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
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