JP2000031292A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000031292A JP2000031292A JP10199903A JP19990398A JP2000031292A JP 2000031292 A JP2000031292 A JP 2000031292A JP 10199903 A JP10199903 A JP 10199903A JP 19990398 A JP19990398 A JP 19990398A JP 2000031292 A JP2000031292 A JP 2000031292A
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Abstract
(57)【要約】
【課題】 低電圧で動作するトランジスタと高電圧で動
作するトランジスタを形成する際、高電圧で動作するＭ
ＯＳトランジスタのホットキャリア耐性を向上せしめる
と共にリーク電流を小さくし、信頼性・性能を損なわな
ずに同一基板上に低電圧で動作するトランジスタと高電
圧で動作するトランジスタとを形成可能にした半導体装
置を提供する。 【解決手段】 同一の半導体基板１上に低い電圧で動作
する第１のＭＯＳトランジスタ１００と、高い電圧で動
作する第２のＭＯＳトランジスタ２００とを形成する半
導体装置において、前記第１のＭＯＳトランジスタ１０
０のドレイン領域を、不純物濃度の薄いＬＤＤ領域９、
１１と、このＬＤＤ領域９、１１の下側に不純物濃度を
濃くした領域１０、１２とで構成し、前記第２のＭＯＳ
トランジスタ２００のドレイン領域のＬＤＤ領域９、１
３の下側には不純物濃度を濃くした領域を設けないこと
を特徴とする。
作するトランジスタを形成する際、高電圧で動作するＭ
ＯＳトランジスタのホットキャリア耐性を向上せしめる
と共にリーク電流を小さくし、信頼性・性能を損なわな
ずに同一基板上に低電圧で動作するトランジスタと高電
圧で動作するトランジスタとを形成可能にした半導体装
置を提供する。 【解決手段】 同一の半導体基板１上に低い電圧で動作
する第１のＭＯＳトランジスタ１００と、高い電圧で動
作する第２のＭＯＳトランジスタ２００とを形成する半
導体装置において、前記第１のＭＯＳトランジスタ１０
０のドレイン領域を、不純物濃度の薄いＬＤＤ領域９、
１１と、このＬＤＤ領域９、１１の下側に不純物濃度を
濃くした領域１０、１２とで構成し、前記第２のＭＯＳ
トランジスタ２００のドレイン領域のＬＤＤ領域９、１
３の下側には不純物濃度を濃くした領域を設けないこと
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、同一基板上に形成され、且
つ、異なる電源電圧で動作するＭＯＳトランジスタを備
えた半導体装置に好適な半導体装置とその製造方法に関
する。
製造方法に係わり、特に、同一基板上に形成され、且
つ、異なる電源電圧で動作するＭＯＳトランジスタを備
えた半導体装置に好適な半導体装置とその製造方法に関
する。
【０００２】
【従来の技術】異なる電源電圧で動作するＭＯＳトラン
ジスタを同一基板上に形成する場合、両トランジスタの
ゲート酸化膜厚が同一となっているので、高電圧で動作
するＭＯＳトランジスタのゲート酸化膜には高電界がか
かり、その結果、高電圧で動作するＭＯＳトランジスタ
の信頼性が悪くなるという問題点があった。このような
問題点を解決するため、高電圧で動作するＭＯＳトラン
ジスタのゲート酸化膜を、低電圧で動作するＭＯＳトラ
ンジスタのゲート酸化膜より厚くした半導体装置が知ら
れている。
ジスタを同一基板上に形成する場合、両トランジスタの
ゲート酸化膜厚が同一となっているので、高電圧で動作
するＭＯＳトランジスタのゲート酸化膜には高電界がか
かり、その結果、高電圧で動作するＭＯＳトランジスタ
の信頼性が悪くなるという問題点があった。このような
問題点を解決するため、高電圧で動作するＭＯＳトラン
ジスタのゲート酸化膜を、低電圧で動作するＭＯＳトラ
ンジスタのゲート酸化膜より厚くした半導体装置が知ら
れている。
【０００３】しかし、単に高電圧で動作するＭＯＳトラ
ンジスタのゲート酸化膜を厚くするだけでは、高電圧で
動作するＭＯＳトランジスタのホットキャリア耐性やリ
ーク電流の観点から満足する性能が得られない。その理
由は、低電圧で動作するＭＯＳトランジスタに合わせて
高電圧で動作するＭＯＳトランジスタを形成したためで
あり、高電圧で動作するＭＯＳトランジスタのドレイン
構造が低電圧で動作するＭＯＳトランジスタのドレイン
構造と同一構造となっているからである。
ンジスタのゲート酸化膜を厚くするだけでは、高電圧で
動作するＭＯＳトランジスタのホットキャリア耐性やリ
ーク電流の観点から満足する性能が得られない。その理
由は、低電圧で動作するＭＯＳトランジスタに合わせて
高電圧で動作するＭＯＳトランジスタを形成したためで
あり、高電圧で動作するＭＯＳトランジスタのドレイン
構造が低電圧で動作するＭＯＳトランジスタのドレイン
構造と同一構造となっているからである。
【０００４】特に、ＭＯＳトランジスタの短チャネル効
果によるしきい値の低下を抑制するために、ドレイン近
傍の基板不純物濃度を濃くしたポケット構造を採用した
場合は、より高い電源電圧が印加される高電圧で動作す
るＭＯＳトランジスタのドレイン近傍には強い内部電界
がかかり、その結果、ホットキャリア寿命の劣化やオフ
リーク（リーク電流）が増大するという問題が発生す
る。
果によるしきい値の低下を抑制するために、ドレイン近
傍の基板不純物濃度を濃くしたポケット構造を採用した
場合は、より高い電源電圧が印加される高電圧で動作す
るＭＯＳトランジスタのドレイン近傍には強い内部電界
がかかり、その結果、ホットキャリア寿命の劣化やオフ
リーク（リーク電流）が増大するという問題が発生す
る。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、低電圧で動作する
トランジスタと高電圧で動作するトランジスタを形成す
る際、高電圧で動作するＭＯＳトランジスタのホットキ
ャリア耐性を向上せしめると共にリーク電流を小さく
し、信頼性・性能を損なわなずに同一基板上に低電圧で
動作するトランジスタと高電圧で動作するトランジスタ
とを形成可能にした新規な半導体装置とその製造方法を
提供するものである。
した従来技術の欠点を改良し、特に、低電圧で動作する
トランジスタと高電圧で動作するトランジスタを形成す
る際、高電圧で動作するＭＯＳトランジスタのホットキ
ャリア耐性を向上せしめると共にリーク電流を小さく
し、信頼性・性能を損なわなずに同一基板上に低電圧で
動作するトランジスタと高電圧で動作するトランジスタ
とを形成可能にした新規な半導体装置とその製造方法を
提供するものである。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、同一の半導体基板上に低い電圧
で動作する第１のＭＯＳトランジスタと、高い電圧で動
作する第２のＭＯＳトランジスタとを形成する半導体装
置において、第１のＭＯＳトランジスタのドレイン構造
と、第２のＭＯＳトランジスタのドレイン構造とを異な
るように構成したことを特徴とするものであり、叉、第
２態様は、前記第１のＭＯＳトランジスタのドレイン領
域を、不純物濃度の薄いＬＤＤ領域と、このＬＤＤ領域
の下側に不純物濃度を濃くした領域とで構成し、前記第
２のＭＯＳトランジスタのドレイン領域のＬＤＤ領域の
下側には不純物濃度を濃くした領域を設けないことを特
徴とするものであり、叉、第３態様は、前記第２のＭＯ
Ｓトランジスタのゲート絶縁膜は、前記第１のＭＯＳト
ランジスタのゲート絶縁膜より厚く形成したことを特徴
とするものであり、叉、第４態様は、前記第２のＭＯＳ
トランジスタのドレイン近傍の不純物濃度を薄くして、
内部電界を緩和したことを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、同一の半導体基板上に低い電圧
で動作する第１のＭＯＳトランジスタと、高い電圧で動
作する第２のＭＯＳトランジスタとを形成する半導体装
置において、第１のＭＯＳトランジスタのドレイン構造
と、第２のＭＯＳトランジスタのドレイン構造とを異な
るように構成したことを特徴とするものであり、叉、第
２態様は、前記第１のＭＯＳトランジスタのドレイン領
域を、不純物濃度の薄いＬＤＤ領域と、このＬＤＤ領域
の下側に不純物濃度を濃くした領域とで構成し、前記第
２のＭＯＳトランジスタのドレイン領域のＬＤＤ領域の
下側には不純物濃度を濃くした領域を設けないことを特
徴とするものであり、叉、第３態様は、前記第２のＭＯ
Ｓトランジスタのゲート絶縁膜は、前記第１のＭＯＳト
ランジスタのゲート絶縁膜より厚く形成したことを特徴
とするものであり、叉、第４態様は、前記第２のＭＯＳ
トランジスタのドレイン近傍の不純物濃度を薄くして、
内部電界を緩和したことを特徴とするものである。
【０００７】叉、本発明に係る半導体装置の製造方法の
第１態様は、同一の半導体基板上に低い電圧で動作する
第１のＭＯＳトランジスタと、高い電圧で動作する第２
のＭＯＳトランジスタとを形成する半導体装置の製造方
法において、前記第１のＭＯＳトランジスタにはＬＤＤ
領域及びこのＬＤＤ領域の下側に不純物濃度を濃くした
領域を設ける第１の工程と、前記第２のＭＯＳトランジ
スタにＬＤＤ領域のみを形成する第２の工程と、を含む
ことを特徴とするものであり、叉、第２態様は、前記第
２の工程を実行した後、前記第１の工程を実行すること
を特徴とするものである。
第１態様は、同一の半導体基板上に低い電圧で動作する
第１のＭＯＳトランジスタと、高い電圧で動作する第２
のＭＯＳトランジスタとを形成する半導体装置の製造方
法において、前記第１のＭＯＳトランジスタにはＬＤＤ
領域及びこのＬＤＤ領域の下側に不純物濃度を濃くした
領域を設ける第１の工程と、前記第２のＭＯＳトランジ
スタにＬＤＤ領域のみを形成する第２の工程と、を含む
ことを特徴とするものであり、叉、第２態様は、前記第
２の工程を実行した後、前記第１の工程を実行すること
を特徴とするものである。
【０００８】
【発明の実施の形態】異なる電源電圧で動作するＭＯＳ
トランジスタを同一基板上に形成する場合、単純にゲー
ト酸化膜厚を変えるだけでは、高電圧動作するＭＯＳト
ランジスタのホットキャリア耐性、オフリークなどの信
頼性が劣化するので、ドレイン構造も電源電圧に対応さ
せる必要がある。
トランジスタを同一基板上に形成する場合、単純にゲー
ト酸化膜厚を変えるだけでは、高電圧動作するＭＯＳト
ランジスタのホットキャリア耐性、オフリークなどの信
頼性が劣化するので、ドレイン構造も電源電圧に対応さ
せる必要がある。
【０００９】本発明の半導体装置とその製造方法は、使
用する電源電圧に好適なドレイン構造を実現すること
で、高電圧動作するＭＯＳトランジスタの信頼性を劣化
させることなく異なる電源電圧で動作するＭＯＳトラン
ジスタを同一基板上に形成することを可能にした半導体
装置とその製造方法を提案すものであり、具体的には高
電圧動作するＭＯＳトランジスタのドレイン近傍の不純
物濃度を薄くして内部電界を緩和するものである。
用する電源電圧に好適なドレイン構造を実現すること
で、高電圧動作するＭＯＳトランジスタの信頼性を劣化
させることなく異なる電源電圧で動作するＭＯＳトラン
ジスタを同一基板上に形成することを可能にした半導体
装置とその製造方法を提案すものであり、具体的には高
電圧動作するＭＯＳトランジスタのドレイン近傍の不純
物濃度を薄くして内部電界を緩和するものである。
【００１０】製造工程としては、シリコン基板１の表面
に低電圧動作するＭＯＳトランジスタ用の薄いゲート酸
化膜５を含むゲート電極６と、高電圧動作するＭＯＳト
ランジスタ用の厚いゲート酸化膜７を含むゲート電極８
を形成し、まずＢＦ2 をシリコン基板１の全面に注入し
てＰｃｈトランジスタのためのＬＤＤ領域９を形成す
る。
に低電圧動作するＭＯＳトランジスタ用の薄いゲート酸
化膜５を含むゲート電極６と、高電圧動作するＭＯＳト
ランジスタ用の厚いゲート酸化膜７を含むゲート電極８
を形成し、まずＢＦ2 をシリコン基板１の全面に注入し
てＰｃｈトランジスタのためのＬＤＤ領域９を形成す
る。
【００１１】次いで、低い電圧で動作するＰｃｈトラン
ジスタとなる領域にだけＡｓを注入して不純物濃度を濃
くしたポケット領域１０を形成した後に、低い電圧で動
作するＮｃｈトランジスタとなる領域にだけＡｓとＢＦ
2 を注入してＬＤＤ領域１１とポケット領域１２を形成
する。ここではＡｓの注入量を多くし、ＬＤＤ領域９の
不純物型を逆転させることで低い電圧で動作するＮｃｈ
トランジスタのＬＤＤ領域を形成している。
ジスタとなる領域にだけＡｓを注入して不純物濃度を濃
くしたポケット領域１０を形成した後に、低い電圧で動
作するＮｃｈトランジスタとなる領域にだけＡｓとＢＦ
2 を注入してＬＤＤ領域１１とポケット領域１２を形成
する。ここではＡｓの注入量を多くし、ＬＤＤ領域９の
不純物型を逆転させることで低い電圧で動作するＮｃｈ
トランジスタのＬＤＤ領域を形成している。
【００１２】最後に、高い電圧で動作するＮｃｈトラン
ジスタとなる領域にだけＰを注入してＬＤＤ領域１３を
形成する。このように、低電圧動作するトランジスタに
は薄いゲート酸化膜と短チャネル効果を抑制するための
ポケット構造を設け、高電圧動作するトランジスタには
厚いゲート酸化膜と内部電界を緩和するドレイン構造を
採用することで、ホットキャリア寿命の劣化や、オフリ
ーク（リーク電流）が増大するなどの高電圧動作するト
ランジスタの信頼性の劣化を防止した半導体装置が得ら
れる。
ジスタとなる領域にだけＰを注入してＬＤＤ領域１３を
形成する。このように、低電圧動作するトランジスタに
は薄いゲート酸化膜と短チャネル効果を抑制するための
ポケット構造を設け、高電圧動作するトランジスタには
厚いゲート酸化膜と内部電界を緩和するドレイン構造を
採用することで、ホットキャリア寿命の劣化や、オフリ
ーク（リーク電流）が増大するなどの高電圧動作するト
ランジスタの信頼性の劣化を防止した半導体装置が得ら
れる。
【００１３】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
図１〜図５は、本発明に係わる半導体装置とその製造方
法の具体例の構造を示す図であって、これらの図には、
同一の半導体基板１上に低い電圧で動作する第１のＭＯ
Ｓトランジスタ１００と、高い電圧で動作する第２のＭ
ＯＳトランジスタ２００とを形成する半導体装置におい
て、第１のＭＯＳトランジスタ１００のドレイン構造
と、第２のＭＯＳトランジスタ２００のドレイン構造と
を異なるように構成した半導体装置が示されている。
造方法の具体例を図面を参照しながら詳細に説明する。
図１〜図５は、本発明に係わる半導体装置とその製造方
法の具体例の構造を示す図であって、これらの図には、
同一の半導体基板１上に低い電圧で動作する第１のＭＯ
Ｓトランジスタ１００と、高い電圧で動作する第２のＭ
ＯＳトランジスタ２００とを形成する半導体装置におい
て、第１のＭＯＳトランジスタ１００のドレイン構造
と、第２のＭＯＳトランジスタ２００のドレイン構造と
を異なるように構成した半導体装置が示されている。
【００１４】更に、前記第１のＭＯＳトランジスタ１０
０のドレイン領域を、不純物濃度の薄いＬＤＤ領域９、
１１と、このＬＤＤ領域９、１１の下側に不純物濃度を
濃くした領域（本明細書中では、ポケット構造ともい
う）１０、１２とで構成し、前記第２のＭＯＳトランジ
スタ２００のドレイン領域のＬＤＤ領域９、１３の下側
には不純物濃度を濃くした領域を設けないことを特徴と
する半導体装置が示されている。
０のドレイン領域を、不純物濃度の薄いＬＤＤ領域９、
１１と、このＬＤＤ領域９、１１の下側に不純物濃度を
濃くした領域（本明細書中では、ポケット構造ともい
う）１０、１２とで構成し、前記第２のＭＯＳトランジ
スタ２００のドレイン領域のＬＤＤ領域９、１３の下側
には不純物濃度を濃くした領域を設けないことを特徴と
する半導体装置が示されている。
【００１５】以下に、本発明を更に詳細に説明する。図
１〜図５は本発明の半導体装置の製造方法を工程順に示
す断面図である。まず、図１に示すようにｐ型シリコン
（比抵抗１３Ω）基板１の表面を素子分離用の１５０〜
２５０ｎｍの選択酸化膜２によって分離する。次に、打
ち込みエネルギー１００〜３００ＫｅＶ，打ち込み量１
×１０12〜１×１０13ｃｍ-2のボロン（Ｂ）をイオン注
入してｐウェル３を形成した後、打ち込みエネルギー２
０〜４０ＫｅＶ，打ち込み量１×１０12〜１×１０13ｃ
ｍ-2のボロン（Ｂ）をしきい値電圧調整用として注入す
る。つぎに打ち込みエネルギー２００〜８００ＫｅＶ，
打ち込み量１×１０12〜１×１０13ｃｍ-2の燐（Ｐ）を
イオン注入してＮウェル４を形成した後、打ち込みエネ
ルギー７０〜１２０ＫｅＶ，打ち込み量１×１０12〜１
×１０13ｃｍ-2の砒素（Ａｓ）をしきい値電圧調整用と
して注入する。そして、３〜５ｎｍの薄いゲート酸化膜
５を含むゲート電極６と、６〜８ｎｍの厚いゲート酸化
膜７を含むゲート電極８を形成した後、打ち込みエネル
ギー３〜１０ＫｅＶ，打ち込み量１×１０13〜１×１０
14ｃｍ-2のＢＦ2をシリコン基板１の全面に注入してＰ
ｃｈトランジスタのためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）領域９を形成する。
１〜図５は本発明の半導体装置の製造方法を工程順に示
す断面図である。まず、図１に示すようにｐ型シリコン
（比抵抗１３Ω）基板１の表面を素子分離用の１５０〜
２５０ｎｍの選択酸化膜２によって分離する。次に、打
ち込みエネルギー１００〜３００ＫｅＶ，打ち込み量１
×１０12〜１×１０13ｃｍ-2のボロン（Ｂ）をイオン注
入してｐウェル３を形成した後、打ち込みエネルギー２
０〜４０ＫｅＶ，打ち込み量１×１０12〜１×１０13ｃ
ｍ-2のボロン（Ｂ）をしきい値電圧調整用として注入す
る。つぎに打ち込みエネルギー２００〜８００ＫｅＶ，
打ち込み量１×１０12〜１×１０13ｃｍ-2の燐（Ｐ）を
イオン注入してＮウェル４を形成した後、打ち込みエネ
ルギー７０〜１２０ＫｅＶ，打ち込み量１×１０12〜１
×１０13ｃｍ-2の砒素（Ａｓ）をしきい値電圧調整用と
して注入する。そして、３〜５ｎｍの薄いゲート酸化膜
５を含むゲート電極６と、６〜８ｎｍの厚いゲート酸化
膜７を含むゲート電極８を形成した後、打ち込みエネル
ギー３〜１０ＫｅＶ，打ち込み量１×１０13〜１×１０
14ｃｍ-2のＢＦ2をシリコン基板１の全面に注入してＰ
ｃｈトランジスタのためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）領域９を形成する。
【００１６】次いで、図２のようにフォトリソグラフィ
ーによって低電圧で動作するＰｃｈトランジスタとなる
領域にだけ、打ち込みエネルギー５０〜１００ＫｅＶ，
打ち込み量１×１０13〜１×１０14ｃｍ-2の砒素（Ａ
ｓ）を注入して、ドレイン近傍の基板不純物濃度を濃く
したポケット領域１０を形成する。更に、図３に示すよ
うにフォトリソグラフィーによって低電圧で動作するＮ
ｃｈトランジスタとなる領域にだけ、打ち込みエネルギ
ー５〜２０ＫｅＶ，打ち込み量１×１０14〜１×１０15
ｃｍ-2の砒素（Ａｓ）と、打ち込みエネルギー２０〜５
０ＫｅＶ，打ち込み量１×１０13〜１×１０14ｃｍ-2の
ＢＦ2 を注入してＬＤＤ領域１１とポケット領域１２を
形成する。ここでは砒素（Ａｓ）の注入量を多くして、
図２のＬＤＤ領域９の不純物型を逆転させることで低電
圧で動作するＮｃｈトランジスタのＬＤＤ領域１１を形
成している。
ーによって低電圧で動作するＰｃｈトランジスタとなる
領域にだけ、打ち込みエネルギー５０〜１００ＫｅＶ，
打ち込み量１×１０13〜１×１０14ｃｍ-2の砒素（Ａ
ｓ）を注入して、ドレイン近傍の基板不純物濃度を濃く
したポケット領域１０を形成する。更に、図３に示すよ
うにフォトリソグラフィーによって低電圧で動作するＮ
ｃｈトランジスタとなる領域にだけ、打ち込みエネルギ
ー５〜２０ＫｅＶ，打ち込み量１×１０14〜１×１０15
ｃｍ-2の砒素（Ａｓ）と、打ち込みエネルギー２０〜５
０ＫｅＶ，打ち込み量１×１０13〜１×１０14ｃｍ-2の
ＢＦ2 を注入してＬＤＤ領域１１とポケット領域１２を
形成する。ここでは砒素（Ａｓ）の注入量を多くして、
図２のＬＤＤ領域９の不純物型を逆転させることで低電
圧で動作するＮｃｈトランジスタのＬＤＤ領域１１を形
成している。
【００１７】続いて、図４のように高電圧で動作するＮ
ｃｈトランジスタとなる領域にだけ、打ち込みエネルギ
ー３０〜５０ＫｅＶ，打ち込み量１×１０13〜１×１０
14ｃｍ-2の燐（Ｐ）を注入してＬＤＤ領域１３を形成す
る。最後に、図５に示すように公知の手法によってゲー
ト電極６、８に８０〜１５０ｎｍの側壁酸化膜１４を形
成した後、打ち込みエネルギー４〜６０ＫｅＶ，打ち込
み量１×１０15〜１×１０16ｃｍ-2の砒素（Ａｓ）をイ
オン注入してＮｃｈトランジスタの為のソース、ドレイ
ン領域１５を形成し、ついで、打ち込みエネルギー３〜
１０ＫｅＶ，打ち込み量１×１０15〜１×１０16ｃｍ-2
のボロン（Ｂ）をイオン注入してＰｃｈトランジスタの
為のソース、ドレイン領域１６を形成する。
ｃｈトランジスタとなる領域にだけ、打ち込みエネルギ
ー３０〜５０ＫｅＶ，打ち込み量１×１０13〜１×１０
14ｃｍ-2の燐（Ｐ）を注入してＬＤＤ領域１３を形成す
る。最後に、図５に示すように公知の手法によってゲー
ト電極６、８に８０〜１５０ｎｍの側壁酸化膜１４を形
成した後、打ち込みエネルギー４〜６０ＫｅＶ，打ち込
み量１×１０15〜１×１０16ｃｍ-2の砒素（Ａｓ）をイ
オン注入してＮｃｈトランジスタの為のソース、ドレイ
ン領域１５を形成し、ついで、打ち込みエネルギー３〜
１０ＫｅＶ，打ち込み量１×１０15〜１×１０16ｃｍ-2
のボロン（Ｂ）をイオン注入してＰｃｈトランジスタの
為のソース、ドレイン領域１６を形成する。
【００１８】上記具体例において、図４のＬＤＤ領域１
３を先に形成した後に、温度８００〜９００℃の熱処理
を追加して不純物を拡散し、次いで、図１に示すＬＤＤ
領域９と，図２に示すポケット領域１０と，図３に示す
ＬＤＤ領域１１とポケット領域１２を形成すると、高電
圧で動作するＮｃｈトランジスタの内部電界をさらに緩
和したドレイン構造を構成することもできる。
３を先に形成した後に、温度８００〜９００℃の熱処理
を追加して不純物を拡散し、次いで、図１に示すＬＤＤ
領域９と，図２に示すポケット領域１０と，図３に示す
ＬＤＤ領域１１とポケット領域１２を形成すると、高電
圧で動作するＮｃｈトランジスタの内部電界をさらに緩
和したドレイン構造を構成することもできる。
【００１９】この場合、高電圧で動作するＮｃｈトラン
ジスタのホットキャリア耐性、オフリーク（リーク電
流）が一層改善されることとなり、本発明の目的が達成
されることは勿論のこと、高電圧で動作するＮｃｈトラ
ンジスタのＬＤＤ領域１３を先に形成した後に熱処理を
加えているので、低電圧で動作するトランジスタの不純
物プロファイルを変えることがなく、高電圧で動作する
Ｎｃｈトランジスタの特性を独立に制御できるという効
果もある。
ジスタのホットキャリア耐性、オフリーク（リーク電
流）が一層改善されることとなり、本発明の目的が達成
されることは勿論のこと、高電圧で動作するＮｃｈトラ
ンジスタのＬＤＤ領域１３を先に形成した後に熱処理を
加えているので、低電圧で動作するトランジスタの不純
物プロファイルを変えることがなく、高電圧で動作する
Ｎｃｈトランジスタの特性を独立に制御できるという効
果もある。
【００２０】なお、本発明は上記具体例に限定されず、
本発明の技術思想の範囲内において適宜変更され得るこ
とは明らかである。
本発明の技術思想の範囲内において適宜変更され得るこ
とは明らかである。
【００２１】
【発明の効果】本発明に係わる半導体装置とその製造方
法は、上述のように構成したので、低電圧で動作するト
ランジスタと高電圧で動作するトランジスタを形成する
際、高電圧で動作するＭＯＳトランジスタのホットキャ
リア耐性を向上せしめると共にリーク電流を小さくし、
信頼性・性能を損なわなずに低電圧で動作するトランジ
スタと高電圧で動作するトランジスタとを同一基板上に
形成可能にした。
法は、上述のように構成したので、低電圧で動作するト
ランジスタと高電圧で動作するトランジスタを形成する
際、高電圧で動作するＭＯＳトランジスタのホットキャ
リア耐性を向上せしめると共にリーク電流を小さくし、
信頼性・性能を損なわなずに低電圧で動作するトランジ
スタと高電圧で動作するトランジスタとを同一基板上に
形成可能にした。
【図１】本発明に係る半導体装置の製造工程を示す断面
図である。
図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
１ ｐ型シリコン基板 ２ 選択酸化膜 ３ ｐウェル ４ ｎウェル ５ 薄いゲート酸化膜 ６、８ ゲート電極 ７ 厚いゲート酸化膜 ９ ｐＭＯＳＴｒのＬＤＤ領域 １０ ｐＭＯＳＴｒのポケット領域 １１ ｎＭＯＳＴｒのＬＤＤ領域 １２ ｎＭＯＳＴｒのポケット領域 １３ Ｎｃｈ外部ＴｒのＬＤＤ領域 １４ 側壁酸化膜 １５ ＮｃｈＭＯＳＴｒのソース、ドレイン領域 １６ ＰｃｈＭＯＳＴｒのソース、ドレイン領域
Claims (6)
- 【請求項１】 同一の半導体基板上に低い電圧で動作す
る第１のＭＯＳトランジスタと、高い電圧で動作する第
２のＭＯＳトランジスタとを形成する半導体装置におい
て、第１のＭＯＳトランジスタのドレイン構造と、第２
のＭＯＳトランジスタのドレイン構造とを異なるように
構成したことを特徴とする半導体装置。 - 【請求項２】 前記第１のＭＯＳトランジスタのドレイ
ン領域を、不純物濃度の薄いＬＤＤ領域と、このＬＤＤ
領域の下側に不純物濃度を濃くした領域とで構成し、前
記第２のＭＯＳトランジスタのドレイン領域のＬＤＤ領
域の下側には不純物濃度を濃くした領域を設けないこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２のＭＯＳトランジスタのゲート
絶縁膜は、前記第１のＭＯＳトランジスタのゲート絶縁
膜より厚く形成したことを特徴とする請求項１又は２記
載の半導体装置。 - 【請求項４】 前記第２のＭＯＳトランジスタのドレイ
ン近傍の不純物濃度を薄くして、内部電界を緩和したこ
とを特徴とする請求項１乃至３の何れかに記載の半導体
装置。 - 【請求項５】 同一の半導体基板上に低い電圧で動作す
る第１のＭＯＳトランジスタと、高い電圧で動作する第
２のＭＯＳトランジスタとを形成する半導体装置の製造
方法において、前記第１のＭＯＳトランジスタにはＬＤ
Ｄ領域及びこのＬＤＤ領域の下側に不純物濃度を濃くし
た領域を設ける第１の工程と、前記第２のＭＯＳトラン
ジスタにＬＤＤ領域のみを形成する第２の工程と、を含
むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第２の工程を実行した後、前記第１
の工程を実行することを特徴とする請求項５記載の半導
体装置の製造方法。
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| JP19990398A JP3144385B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置とその製造方法 |
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| Publication Number | Publication Date |
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| JP2000031292A true JP2000031292A (ja) | 2000-01-28 |
| JP3144385B2 JP3144385B2 (ja) | 2001-03-12 |
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| JP (1) | JP3144385B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017578A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US6879007B2 (en) | 2002-08-08 | 2005-04-12 | Sharp Kabushiki Kaisha | Low volt/high volt transistor |
| JP2007103753A (ja) * | 2005-10-06 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008311611A (ja) * | 2007-05-15 | 2008-12-25 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
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| KR101760711B1 (ko) * | 2015-07-02 | 2017-07-31 | 김은미 | 마스크 팩용 실키 젤 및 그 사용 방법 |
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1998
- 1998-07-15 JP JP19990398A patent/JP3144385B2/ja not_active Expired - Fee Related
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| JP3144385B2 (ja) | 2001-03-12 |
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