CN102263063A

CN102263063A - 互补金属氧化物半导体晶体管的制作方法

Info

Publication number: CN102263063A
Application number: CN2010101876096A
Authority: CN
Inventors: 桂林春; 张明敏; 邵永军; 王乐
Original assignee: CSMC Technologies Corp; Wuxi CSMC Semiconductor Co Ltd
Current assignee: CSMC Technologies Corp; Wuxi CSMC Semiconductor Co Ltd
Priority date: 2010-05-25
Filing date: 2010-05-25
Publication date: 2011-11-30

Abstract

一种互补金属氧化物半导体晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底中形成有N阱和P阱，所述N阱和P阱上分别形成有PMOS晶体管与NMOS晶体管的栅极结构；在半导体衬底上形成P型掺杂介电层；图形化所述P型掺杂介电层，露出P阱及P阱上NMOS晶体管的栅极结构；对P阱进行离子注入，形成NMOS晶体管的重掺杂区；对半导体衬底进行退火处理，所述退火处理使得N阱上P型掺杂介电层中的掺杂离子向N阱扩散，形成了PMOS晶体管的重掺杂区。通过自掺杂扩散工艺实现P型重掺杂区的离子掺杂，避免了P型重掺杂区中掺杂离子的二次扩散效应，使得PMOS晶体管重掺杂区的结深与NMOS晶体管的结深匹配。

Description

互补金属氧化物半导体晶体管的制作方法

技术领域

本发明涉及半导体技术领域，更具体的，本发明涉及互补金属氧化物半导体(CMOS)晶体管的制作方法。

背景技术

集成电路即IC技术的不断进步，集成在同一芯片上的元器件数量已从最初的几十几百个进化到现在的数以百万计。目前IC的性能和复杂度远非当初所能想象。为了满足复杂度和电路密度的要求(即：集成到确定区域内的器件数量)，最小的特征尺寸，也就是公知的器件的“几何线宽”随着工艺技术的革新而越来越小。如今，半导体器件的最小线宽已经小于65纳米。

随着半导体器件的进一步缩小，半导体器件制作过程的工艺偏差相应的被放大，CMOS晶体管的N型重掺杂区与P型重掺杂区即是这种工艺偏差放大效应的一个例子。

美国专利第4994404号提供了一种MOS晶体管制作方法，所述MOS晶体管的制作方法被广泛应用于CMOS晶体管的制作。对于现有技术的深亚微米CMOS晶体管，形成重掺杂区的流程包括：对半导体衬底进行N型离子注入，形成NMOS晶体管的N型重掺杂区；之后，对半导体衬底进行P型离子注入，形成PMOS晶体管的P型重掺杂区；对所述半导体衬底进行退火，激活掺杂离子并修复晶格损伤。通常的，所述P型重掺杂区的掺杂离子为硼离子，所述N型重掺杂区的掺杂离子为砷离子。

现有技术CMOS晶体管的工艺中，PMOS晶体管的P型重掺杂区通常都采用硼离子作为掺杂离子，但所述硼离子在半导体衬底中的扩散速度较快；所述扩散速度较快的硼离子会在半导体衬底中发生横向扩散和纵向扩散，所述硼离子的纵向扩散导致P型重掺杂区的结深发生变化，从而使得P型重掺杂区的结深与N型重掺杂区不一致；所述硼离子的横向扩散使得PMOS晶体管的源/漏区与栅电极的交叠电容增大，所述增大的交叠电容会降低晶体管的开关速度与瞬态特性。在以往较大尺寸的CMOS晶体管中，所述P型重掺杂区与N型重掺杂区的结深偏差问题并不影响器件性能，而当CMOS晶体管的几何线宽进入小于90纳米及以下时，所述结深不一致的问题凸显出来，成为影响器件性能的重要因素。

综上，需要改进CMOS晶体管的制作方法，减少P型重掺杂区中硼离子的扩散。

发明内容

本发明解决的问题是提供了一种CMOS晶体管的制作方法，减小了P型重掺杂区中硼离子的扩散，提高了CMOS晶体管中N型重掺杂区与P型重掺杂区的结深的一致性，降低了PMOS晶体管源/漏区与栅电极的交叠电容，提高了PMOS晶体管的瞬态特性。

为解决上述问题，本发明提供了一种CMOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底中形成有N阱和P阱，所述N阱和P阱上分别形成有PMOS晶体管与NMOS晶体管的栅极结构；在半导体衬底上形成P型掺杂介电层；图形化所述P型掺杂介电层，露出P阱及P阱上NMOS晶体管的栅极结构；对P阱进行离子注入，形成NMOS晶体管的重掺杂区；对半导体衬底进行退火处理，所述退火处理使得N阱上P型掺杂介电层中的掺杂离子向N阱扩散，形成了PMOS晶体管的重掺杂区。

可选的，所述P型掺杂介电层中的掺杂离子为硼离子。

可选的，所述P型掺杂介电层为硼硅玻璃。

可选的，所述硼硅玻璃中硼离子的质量分数为4％至8％。

可选的，所述硼硅玻璃通过等离子体化学气相淀积(PECVD)形成，所述PECVD形成硼硅玻璃的反应条件为：反应前驱物为B(OC₂H₅)₃，反应温度为400摄氏度至500摄氏度，反应压力为1torr至10torr，反应腔体的射频功率为200至1000瓦。

可选的，所述P型掺杂介电层的厚度为1000埃至3000埃。

可选的，所述退火处理的反应条件为：反应温度850摄氏度至950摄氏度，反应气体为N₂与O₂，N₂的气体流量为10sccm至20sccm，O₂的气体流量为0.3sccm至0.8sccm；反应时间为20分钟至30分钟。

可选的，所述P阱中还形成有P阱的引线区，所述P阱的引线区通过P型掺杂介电层的扩散与PMOS晶体管的重掺杂区同时形成。

可选的，所述NMOS晶体管重掺杂区的离子注入的条件为：注入离子为砷离子，注入剂量为3×10¹⁵至5×10¹⁵/平方厘米，注入离子的能量为60至80keV。

可选的，所述NMOS晶体管与PMOS晶体管的源区与漏区还形成有轻掺杂区。

与现有技术相比，本发明具有以下优点：

1.本发明采用P型掺杂介电层原位掺杂CMOS晶体管的P型重掺杂区，所述P型重掺杂区用于形成PMOS晶体管的源区与漏区；所述原位掺杂工艺减少了一步光刻、注入工艺，降低了工艺成本，提高了生产效率。

2.所述P型重掺杂区的掺杂过程与N型重掺杂区的退火同时进行，P型重掺杂区的掺杂离子不存在继续扩散的问题，因此，CMOS晶体管的N型重掺杂区与P型重掺杂区的结深的一致性得到提高，PMOS晶体管的源/漏区与栅电极的交叠电容得以减小。

附图说明

图1是本发明一个实施例的CMOS晶体管制作方法的工艺流程图。

图2至图6是本发明一个实施例的CMOS晶体管制作方法的剖面结构示意图。

具体实施方式

现有技术的CMOS晶体管制作工艺中，PMOS晶体管的P型重掺杂区通过离子注入形成，所述PMOS晶体管中P型重掺杂区的掺杂离子通常为硼离子，而硼离子在半导体衬底中的扩散速度快；在现有技术中，重掺杂区注入完成后需要进行退火处理，在所述退火处理中，P型重掺杂区中的硼离子会在原有掺杂曲线的基础上继续扩散，即发生二次扩散，所述硼离子的二次扩散使得P型重掺杂区的掺杂曲线偏离原有离子注入后的掺杂曲线，特别的，所述二次扩散后P型重掺杂区的掺杂曲线与N型重掺杂区的掺杂曲线不匹配，所述不匹配的掺杂曲线使得P型重掺杂区的结深与N型重掺杂区的结深不匹配，进而影响器件性能，例如PMOS晶体管的有效沟道长度与NMOS晶体管的有效沟道长度因此而不匹配。

针对P型重掺杂区硼离子的二次扩散问题，发明人提供了如下技术方案，将P型重掺杂区的掺杂方式由离子注入更改为扩散掺杂，所述P型重掺杂区的掺杂为扩散，不需要额外的光刻、刻蚀过程，因此所述P型重掺杂区的扩散掺杂节约了工艺，降低了制作成本；进一步的，所述P型重掺杂区的扩散掺杂与NMOS晶体管的N型重掺杂区的退火同时进行，通过控制退火处理的反应条件，P型重掺杂区的掺杂曲线得以控制，而且P型重掺杂区的掺杂一次形成，避免了硼离子的二次扩散。。

为了更好的理解本发明的CMOS晶体管制作方法，下面参照附图对本发明的具体实施例作进一步说明，但应认识到，本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对本领域技术人员的广泛教导，而并不作为对本发明的限制。

图1是本发明一个实施例的CMOS晶体管制作方法的工艺流程图，具体包括：执行步骤S102，提供半导体衬底，所述半导体衬底中形成有N阱和P阱，所述N阱和P阱上分别形成有PMOS晶体管与NMOS晶体管的栅极结构；执行步骤S104，在半导体衬底上形成P型掺杂介电层；执行步骤S106，图形化所述P型掺杂介电层，露出P阱及P阱上NMOS晶体管的栅极结构；执行步骤S108，对P阱进行离子注入，形成NMOS晶体管的重掺杂区；执行步骤S110，对半导体衬底进行退火处理，所述退火处理使得N阱上P型掺杂介电层中的掺杂离子向N阱扩散，形成了PMOS晶体管的重掺杂区。

如图2所示，提供半导体衬底201，依据具体实施例的不同，所述半导体衬底201为硅基衬底、锗化硅衬底、SOI衬底或其他半导体衬底；在具体实施例中，所述半导体衬底201上包括相邻的P阱区I与N阱区II，所述P阱区I包括相邻的P阱引线区i与NMOS晶体管区ii；所述N阱区II包括相邻的PMOS晶体管区iii与N阱引线区iv；所述NMOS晶体管区ii用于形成NMOS晶体管区，所述PMOS晶体管区iii用于形成PMOS晶体管；所述P阱引线区i用于形成将PMOS晶体管的体区引出的引线区；所述N阱引线区iv用于形成将NMOS晶体管的体区引出的引线区。

对半导体衬底201进行离子注入，在所述半导体衬底201的P阱区I中形成P阱203，在所述半导体衬底201的N阱区II中形成N阱205。

分别在半导体衬底201的P阱引线区i、NMOS晶体管区ii、PMOS晶体管区iii与N阱引线区iv边缘形成场隔离区207，所述场隔离区207用于隔离相邻的晶体管或相邻的晶体管区与引线区。在具体实施例中，所述场隔离区207采用场隔离氧化结构(FOX)或沟槽隔离结构(STI)。

如图3所示，在半导体衬底201上依次形成栅介电层以及栅电极层，图形化所述栅电极层以及栅介电层，在PMOS晶体管区iii形成PMOS晶体管的栅电极206，在NMOS晶体管区ii形成NMOS晶体管的栅电极208。在具体实施例中，所述NMOS晶体管的栅电极208与PMOS晶体管的栅电极206均为多晶硅，所述栅介电层为热氧化形成的氧化硅。

如图4所示，在半导体衬底201上形成第一光刻胶层，图形化所述第一光刻胶层，将NMOS晶体管区ii露出，以第一光刻胶层及NMOS晶体管的栅电极208为掩膜，对P阱203进行离子注入，在P阱203中形成N型轻掺杂区213，所述N型轻掺杂区213位于NMOS晶体管的栅电极208的两侧，用于形成NMOS晶体管的轻掺杂源区与轻掺杂漏区。

之后，移除第一光刻胶层，在半导体衬底201上形成第二光刻胶层，图形化所述第二光刻胶层，将PMOS晶体管区iii露出，以第二光刻胶层及PMOS晶体管的栅电极206为掩膜，对N阱205进行离子注入，在N阱205中形成P型轻掺杂区214，所述P型轻掺杂区214位于PMOS晶体管的栅电极206的两侧，用于形成PMOS晶体管的轻掺杂源区与轻掺杂漏区。

移除第二光刻胶层，接着，在半导体衬底201、PMOS晶体管的栅电极206以及NMOS晶体管的栅电极208上形成侧壁介电层，刻蚀所述侧壁介电层，在PMOS晶体管的栅电极206与NMOS晶体管的栅电极208两侧形成晶体管的侧壁结构。所述晶体管的侧壁与栅电极及栅介电层共同构成了栅极结构，具体的，216为NMOS晶体管的栅极结构，218为PMOS晶体管的栅极结构。在具体实施例中，侧壁介电层为氧化硅、氮化硅、氮氧化硅或其他介电材料，优选的实施例中，所述侧壁介电层为氧化硅，采用低压化学气相淀积形成(LPCVD)。

在晶体管的轻掺杂区与栅极结构形成之后，继续在半导体衬底201、NMOS晶体管的栅极结构216以及PMOS晶体管的栅极结构218上形成掺杂介电层219，所述掺杂介电层219为含硼的介电材料，在后续P型重掺杂区的自掺杂扩散过程中，掺杂介电层219作为硼离子的扩散源。

在具体实施例中，所述掺杂介电层219为硼硅玻璃(BSG)，可以采用等离子体化学气相淀积(PECVD)方法或旋涂玻璃法(SOG)形成，在优选的实施例中，采用PECVD形成硼硅玻璃，所述硼硅玻璃中硼离子的质量分数为4％至8％，所述PECVD的反应条件为：反应前驱物为B(OC₂H₅)₃，反应温度为400摄氏度至500摄氏度，反应压力为1torr至10torr，反应腔体的射频功率为200至1000瓦。

在具体实施例中，掺杂介电层219的厚度为1000埃至3000埃，由于在后续的器件制作流程中需要形成钝化保护层并进行化学机械抛光以形成平整的钝化保护层，因此，所述掺杂介电层219的厚度主要由后续P型重掺杂区扩散掺杂的掺杂浓度决定，优选的实施例中，掺杂介电层219的厚度为1500埃至2500埃。

如图5所示，在掺杂介电层219上形成第三光刻胶层，图形化所述第三光刻胶层，将NMOS晶体管区ii以及N阱引线区iv上的掺杂介电层219露出，并以第三光刻胶层为掩膜，刻蚀掺杂介电层219，将NMOS晶体管区ii以及N阱引线区iv的半导体衬底201露出。之后，以第三光刻胶层、NMOS晶体管的栅极结构216为掩膜，对半导体衬底201进行离子注入，在N阱引线区iv形成PMOS晶体管的引线区220，在NMOS晶体管区ii形成NMOS晶体管的重掺杂区221；所述NMOS晶体管的重掺杂区221位于NMOS晶体管栅极结构216的两侧，用于形成NMOS晶体管的重掺杂源区与重掺杂漏区。在具体实施例中，所述离子注入的注入离子为磷离子、砷离子等N型离子；优选的实施例中，注入离子为砷离子，离子注入条件为：注入剂量为3×10¹⁵至5×10¹⁵/平方厘米，注入离子的能量为60至80keV。

如图6所示，将第三光刻胶层移除，对半导体衬底201进行退火处理，P阱引线区i及PMOS晶体管区iii上的掺杂介电层219中的掺杂离子向半导体衬底201扩散，分别形成了NMOS晶体管的引线区223以及PMOS晶体管的P型重掺杂区224，所述PMOS晶体管的P型重掺杂区224位于PMOS晶体管栅极结构218两侧，用于形成PMOS晶体管的重掺杂源区与重掺杂漏区。由于场隔离区207及PMOS晶体管栅极结构218的阻挡作用，所述扩散为自掺杂扩散，所述自对准的掺杂节约了一步光刻、注入工艺，降低了工艺成本。

在具体实施例中，所述自掺杂扩散工艺中退火的反应条件为：反应温度850摄氏度至950摄氏度，反应气体为N₂与O₂，N₂的气体流量为10sccm至20sccm，O₂的气体流量为0.3sccm至0.8sccm；反应时间为20分钟至30分钟。

特别的，所述P型重掺杂区224自掺杂扩散的退火条件需要精确控制，以保证其掺杂曲线与N型重掺杂区221的掺杂曲线一致，所述一致的掺杂曲线可以确保CMOS晶体管中NMOS晶体管与PMOS晶体管的器件参数匹配，如重掺杂区的结深、有效沟道长度匹配，从而使得器件性能得以提高。发明人进行对比实验验证，分别测试了现有技术CMOS晶体管中PMOS晶体管的有效沟道长度，以及本发明CMOS晶体管中PMOS晶体管的有效沟道长度，所述有效沟道长度作为MOS晶体管的重要器件参数，广泛应用于MOS晶体管器件性能特别是重掺杂区结深的测试中。测试结果为，与设计值相比，本发明PMOS晶体管的有效沟道长度偏差比现有技术PMOS晶体管的有效沟道长度偏差减小了73％。所述测试结果表明，P型重掺杂区224中硼离子的扩散得到了有效抑制。

此外，在完成P型重掺杂区224自对准掺杂的同时，所述退火过程使得之前N型重掺杂区221的注入离子激活，因离子注入造成的晶格损伤也得到恢复。

综上，本发明实施例的CMOS晶体管制作形成。与现有技术不同，本发明的CMOS晶体管制作方法中，P型离子是一次扩散形成P型重掺杂区，所述P型离子不会发生二次扩散，因此，P型重掺杂区的掺杂曲线可以由掺杂介电层的硼离子含量以及自掺杂扩散的反应条件精确控制；所述精确控制的扩散掺杂使得P型重掺杂区与栅电极的交叠尺寸减小，从而减小了PMOS晶体管的栅漏电容与栅源电容，进一步的，所述减小的栅漏电容与栅源电容可以提高晶体管的开关速度与瞬态特性；同时，所述精确控制的扩散掺杂使得P型重掺杂区的掺杂曲线得到控制，P型重掺杂区的结深与N型重掺杂区的结深均与设计要求偏差较小，NMOS晶体管与PMOS晶体管的沟道长度的一致性得到提高。

应该理解，上述的具体实施例仅是示例性的，本领域技术人员可以在不背离本申请和所附权利要求所限定的本发明的精神和范围的情况下，做出各种修改和更正。

Claims

1.一种互补金属氧化物半导体晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底中形成有N阱和P阱，所述N阱和P阱上分别形成有PMOS晶体管与NMOS晶体管的栅极结构；在半导体衬底上形成P型掺杂介电层；图形化所述P型掺杂介电层，露出P阱及P阱上NMOS晶体管的栅极结构；对P阱进行离子注入，形成NMOS晶体管的重掺杂区；对半导体衬底进行退火处理，所述退火处理使得N阱上P型掺杂介电层中的掺杂离子向N阱扩散，形成了PMOS晶体管的重掺杂区。

2.如权利要求1所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述P型掺杂介电层中的掺杂离子为硼离子。

3.如权利要求1所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述P型掺杂介电层为硼硅玻璃。

4.如权利要求3所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述硼硅玻璃中硼离子的质量分数为4％至8％。

5.如权利要求3所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述硼硅玻璃通过等离子体化学气相淀积形成，所述等离子体化学气相淀积形成硼硅玻璃的反应条件为：反应前驱物为B(OC₂H₅)₃，反应温度为400摄氏度至500摄氏度，反应压力为1torr至10torr，反应腔体的射频功率为200至1000瓦。

6.如权利要求1所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述P型掺杂介电层的厚度为1000埃至3000埃。

7.如权利要求1所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述退火处理的反应条件为：反应温度850摄氏度至950摄氏度，反应气体为N₂与O₂，N₂的气体流量为10sccm至20sccm，O₂的气体流量为0.3sccm至0.8sccm；反应时间为20分钟至30分钟。

8.如权利要求1所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述P阱中还形成有P阱的引线区，所述P阱的引线区通过P型掺杂介电层的扩散与PMOS晶体管的重掺杂区同时形成。

9.如权利要求1所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述NMOS晶体管重掺杂区的离子注入的条件为：注入离子为砷离子，注入剂量为3×10¹⁵至5×10¹⁵/平方厘米，注入离子的能量为60至80keV。

10.如权利要求1所述的互补金属氧化物半导体晶体管制作方法，其特征在于，所述NMOS晶体管与PMOS晶体管的源区与漏区还形成有轻掺杂区。