KR100642403B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 커패시터의 하부 전극을 형성하는 단계와, 하부 전극 상부 표면을 급속 질화처리하는 단계와, 질화처리된 하부 전극이 있는 구조물에 전기로의 질소 분위기에서 열처리하여 급속 질화처리에 의해 생성된 스트레스를 제거하는 단계와, 질화처리된 하부 전극 상부에 Al2O3/HfO2 유전막을 형성하는 단계와, Al2 O3/HfO2 유전막 상부에 커패시터의 상부 전극을 형성하는 단계를 포함한다. 그러므로 본 발명은 하부 전극 표면에 급속 질화처리(RTN)를 진행하고나서 전기로의 질소 분위기에서 일정 시간동안 열처리함으로써 급속 질화처리에 의해 발생된 스트레스를 완화시켜 Al2O3/HfO2 유전막을 갖는 커패시터의 높은 커패시턴스를 확보함과 동시에 누설 전류를 낮출 수 있다.
급속 질화처리(RTN), 전기로, 열처리, 누설 전류, 유전막

Description

반도체 소자의 커패시터 제조방법{Method for manufacturing capacitor of the semiconductor device}
도 1은 종래의 기술에 의한 Al2O3/HfO2 유전막을 갖는 반도체 소자의 커패시터의 일예를 간략하게 나타낸 수직 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 Al2O3/HfO2 유전막을 갖는 반도체 소자의 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 Al2O3/HfO2 유전막을 갖는 반도체 소자의 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 4a 및 도 4b는 본 발명에 따라 제조된 커패시터와 종래 커패시터의 누설 전류간의 확률 %를 비교한 그래프들이다.
-- 도면의 주요 부분에 대한 부호의 설명 --
100 : 하부 전극 102 : 실리콘 질화막
104, 106 : Al2O3/HfO2 유전막 108 : 상부 전극
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 고유전체 물질인 Al2O3 및 HfO2 물질을 유전막으로 사용하여 보다 큰 커패시턴스를 확보할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
현재, 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억 소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
커패시터의 충분한 커패시턴스를 확보하기 위해서는 유전막의 박막화, 커패시터 전극의 유효 표면적을 증대하는 등의 구조적인 연구, 그리고 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 구조 대신에 Ta2O5, BST(BaSrTiO3), Al2O3 등의 고유전막 재료 연구가 계속 진행되고 있다.
그런데 커패시터의 유전막 두께를 박막화할 때 나타나는 누설 전류 증가를 줄이기 위하여 유전막을 단일막으로 사용하지 않고 유전 상수가 높은 다른 유전막과 함께 사용하고 있다. 그 대표적인 예로는 Ta2O5/TiO2, Al2O 3/TiO2, Al2O3/HfO2, Al2O3/ZrO2, Ta2O5/HfO2, Ta2 O5/ZrO2 등이 있다. 그 중에서도 유전율이 10으로 작지만 누설 전류 방지 특성이 뛰어난 Al2O3와 유전율이 20∼25로 높으며 높은 밴드갭에 의해 누설 전류 방지 특성이 좋은 HfO2를 포함하는 이중 구조 또는 다층 구조의 복합 유전막에 대한 연구, 개발되고 있다.
도 1은 종래의 기술에 의한 Al2O3/HfO2 유전막을 갖는 반도체 소자의 커패시터의 일예를 간략하게 나타낸 수직 단면도이다.
도 1을 참조하면, 종래 Al2O3/HfO2 유전막을 갖는 커패시터는 SIS(Silicon Insulator Silicon) 구조를 갖으며 반도체 기판에 하부 전극(bottom electrode)(10)으로서 도프트 폴리실리콘(doped polysilicon)이 형성되어 있으며 그 위에 복합 유전막으로서 Al2O3/HfO2 유전막(14, 16)이 형성되어 있다. 그리고 Al2O3/HfO2 유전막(14, 16) 상부에 상부 전극(plate electrode)(18)으로서 도프트 폴리실리콘이 형성되어 있다. 여기서 하부 전극(10)과 Al2O3/HfO2 유전막(14, 16) 사이에는 실리콘 질화막(Si3N4)(12)이 추가 형성되어 있다.
그런데 이와 같은 종래 기술에 의한 Al2O3/HfO2 유전막을 갖는 커패시터는 하부 전극(10)과 Al2O3막(14) 사이의 자연 산화막 생성을 방지하기 위하여 급속 질화처리(RTN : Rapid Thermal Nitride) 공정을 진행하고, 후속 공정으로부터 상부 전극(18)의 써멀 버젯(thermal budget)을 낮춰 HfO2와의 반응을 억제하기 위한 질화 처리 공정을 진행하고 있다.
이러한 질화처리 공정에 의해 Al2O3/HfO2 유전막 두께를 25Å 정도로 낮추면서 누설전류 특성또한 낮추기때문에 Al2O3 유전막을 사용한 커패시터보다 커패시턴스를 높일 수 있다.
하지만, 하부 전극 표면에 고온의 급속 질화처리 공정(예를 들어, 800℃∼900℃)을 진행할 경우 급속 열처리 공정에 의해 반도체 기판의 게이트 전극, 소자 분리막 에지 등에서 스트레스가 발생하게 된다. 이러한 스트레스를 갖는 반도체 소자에 계속 Al2O3/HfO2 유전막 제조 공정을 진행하여 커패시터를 제조할 경우 원하는 높은 커패시턴스를 확보하더라도 리프래쉬 등의 트랜지스터 구동 능력이 저하되는 문제점이 있다.
본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 하부 전극 표면에 급속 질화처리를 진행하고나서 전기로(furnace)에서 일정 시간동안 열처리함으로써 급속 질화처리에 의해 발생된 스트레스를 완화시켜 Al2O3/HfO2 유전막을 갖는 커패시터의 높은 커패시턴스를 확보함과 동시에 구동 능력을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 커패시터의 하 부 전극을 형성하는 단계와, 하부 전극 상부 표면을 급속 질화처리하는 단계와, 질화처리된 하부 전극이 있는 구조물에 전기로의 질소 분위기에서 열처리하여 급속 질화처리에 의해 생성된 스트레스를 제거하는 단계와, 질화처리된 하부 전극 상부에 Al2O3/HfO2 유전막을 형성하는 단계와, Al2O3/HfO 2 유전막 상부에 커패시터의 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법을 제공한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 Al2O3/HfO2 유전막을 갖는 반도체 소자의 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 일 실시예는 다음과 같이 SIS(Silicon Insulator Silicon) 구조를 갖는 커패시터를 예로 든다.
도 2a에 도시한 바와 같이, 반도체 기판에 하부 전극(100)을 형성한다. 이때 하부 전극(100)은 게이트 전극, 소오스/드레인 접합을 포함하는 모스 트랜지스터(도시하지 않음)가 있는 반도체 기판의 구조물에 접합 영역과 수직으로 연결되도 록 형성한다. 예를 들어, 하부 전극(100)은 화학기상증착법(CVD : Chemcial Vapor Deposition)으로 도프트 폴리 실리콘층을 증착시켜 형성하며 추가적으로 하부 전극(100)내에 부족한 도펀트 농도를 보충하기 위해 전기로 또는 플라즈마 이온 주입으로 PH3 등의 도펀트를 이온 주입할 수 있다.
여기서, 하부 전극(100) 형태는 스택(stack), 트렌치(trench), 실린더(cylinder), 핀(fin), 스택 실린더(stack cylinder) 등의 3차원 구조 형태들 중에서 어느 하나의 형태로 제조할 수 있다.
그리고 HF 또는 BOE 등의 세정 용액을 이용한 세정 공정으로 하부 전극(100) 표면의 자연 산화막 및 오염 물질을 제거한다. 그 다음 NH4OH:H2O2:H 2O=1:4:20 내지 1:5:50의 조성비를 갖는 세정 용액으로 하부 전극(100) 표면에 실리콘 산화박막(SiO2)을 0.3㎚∼1.5㎚ 두께로 형성한다.
이어서 도 2b에 도시한 바와 같이, 하부 전극(100) 상부에 Al2O3/HfO2 유전막과의 계면에 자연 산화막의 형성을 방지하기 위해 급속 질화처리(RTN) 공정을 진행하여 하부 전극(100) 표면을 질화처리(SiN)(102)한다. 이때 급속 질화처리(RTN)는 800℃∼900℃, 30초∼120초 동안 진행한다.
계속해서, 도 2c에 도시한 바와 같이, 질화처리(102)된 하부 전극(100)이 있는 구조물에 전기로의 질소 분위기에서 열처리하여 급속 질화처리에 의해 반도체 기판의 게이트 전극, 소자 분리막 에지 등에서 생성된 스트레스를 완화한다. 이때 열처리는 전기로의 내부 온도를 700℃∼800℃로 하고 N2 또는 NH3 분위기에서 10분 ∼60분 동안 진행한다.
그 다음, 도 2d에 도시한 바와 같이, 질화처리(102)된 하부 전극(100) 상부에 복합 유전막으로서 Al2O3/HfO2 유전막(104, 106)을 형성한다. 이때 Al2O3/HfO2 유전막(104, 106)은 Al2O3(104)을 15Å∼35Å 두께로 형성하며 HfO2(106)을 10Å∼30Å 두께로 형성한다. 그리고 Al2O3/HfO2 유전막(104, 106)은 200∼480℃에서 원자증착법(ALD : Atomic Layer Deposition)으로 형성하는데, 이때 Al 소오스를 TMA, Hf 소오스를 Hf[(N(CH3)2]4, Hf[(N(CH2CH3)2 ]4, 또는 Hf[(N(CH2CH3)(CH3)]4, O2 소오스를 O3 또는 HfO2를 사용한다.
이어서, 도 2e에 도시한 바와 같이, Al2O3/HfO2 유전막(104, 106)에 전기로의 온도를 550∼700℃로 하며 N2분위기에서 열처리하여 상기 복합 유전막을 결정화하고 막내의 질소 함량을 증가시킴과 동시에 탄소 불순물을 제거한다.
그리고 나서, 도 2f에 도시한 바와 같이, Al2O3/HfO2 유전막(104, 106) 상부에 상부 전극(108)을 형성한다. 이때 본 발명이 SIS(Silicon Insulator Silicon) 구조의 커패시터를 구현할 경우 상부 전극(108)은 도프트 폴리실리콘, 도프트 폴리실리콘 및 금속막, 실리콘게르마늄(SiGe) 및 금속막 중에서 어느 하나로 이루어진다. 여기서, 도프트 폴리실리콘 또는 실리콘게르마늄은 화학기상증착법에 의해 증착되며 금속막은 스퍼터링 등의 물리기상증착법(PVD)에 의해 증착된다. 또한 금속막은 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 등을 사용한다. 만약 상부 전 극(108)을 도프트 폴리실리콘으로 형성할 경우 도펀트 활성화를 위하여 급속 열처리(RTP : Rapid Thermal Processor)를 진행한 후에 이후 커패시터 특성을 유지하기 위하여 전기로 열공정을 600℃ 이하로 유지하도록 한다.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 Al2O3/HfO2 유전막을 갖는 반도체 소자의 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 다른 실시예는 다음과 같이 SIS 구조를 갖는 커패시터에서 하부 전극의 선택적 MPS(Meta-stable Polysilicon) 형태로 제조한 것을 예로 든다.
도 3a에 도시한 바와 같이, 반도체 기판에 MPS 형태로 하부 전극(200)을 형성한다. 이때 하부 전극(200)은 저농도 도프트(low doped), 언도프트(undoped) 비정질 실리콘층 또는 폴리 실리콘층을 증착시키고 Si2H6 가스를 이용하여 실리콘을 시딩(seeding)한 후에 고진공에서 어닐링 공정을 실시하여 실리콘 원자의 이동 성질에 의해 실리콘 박막의 표면이 요철 형태(202)를 갖는 MPS의 하부 전극(200)을 제조한다.
그리고, 도 3b에 도시한 바와 같이, 요철 형태(202)의 하부 전극(200)내에 부족한 도펀트 농도를 보충하기 위해 전기로 또는 플라즈마 이온 주입으로 PH3 등의 도펀트를 이온 주입한다.
그 다음, HF 또는 BOE 등의 세정 용액을 이용한 세정 공정으로 요철 형태(202)의 하부 전극(200) 표면의 자연 산화막 및 오염 물질을 제거한 후에 NH4OH:H2O2:H2O=1:4:20 내지 1:5:50의 조성비를 갖는 세정 용액으로 실리콘 산화박막(SiO2)(도시하지 않음)을 0.3㎚∼1.5㎚ 두께로 형성한다.
이어서, 상기 실리콘 산화박막이 형성된 결과물에 급속 열처리(RTA)를 진행하여 주입된 도펀트인 P를 활성화시킨다.
그 후, 도 3c에 도시한 바와 같이, 요철 형태(202)의 하부 전극(200) 상부에 Al2O3/HfO2 유전막과의 계면에 자연 산화막의 형성을 방지하기 위해 급속 질화처리(RTN) 공정을 진행하여 그 표면을 질화처리(SiN)(204)한다. 이때 급속 질화처리(RTN)는 800∼900℃, 30초∼120초 동안 진행한다.
계속해서 도 3d에 도시한 바와 같이, 질화처리(204)된 하부 전극(202, 200)이 있는 구조물에 전기로의 질소 분위기에서 열처리하여 급속 질화처리에 의해 반도체 기판의 게이트 전극, 소자 분리막 에지 등에서 생성된 스트레스를 완화한다. 이때 열처리는 전기로의 내부 온도를 700∼800℃로 하고 N2 또는 NH3 분위기에서 10분∼60분 동안 진행한다.
그 다음 도 3e에 도시한 바와 같이, 질화처리(204)된 하부 전극(202, 200) 상부에 복합 유전막으로서 Al2O3/HfO2 유전막(206, 208)을 형성한다. 이때 Al2O3/HfO2 유전막(206, 208)은 Al2O3(206)을 15Å∼35Å 두께로 형성하며 HfO2(208)을 10Å∼30Å 두께로 형성한다. 그리고 Al2O3/HfO2 유전막(206, 208)은 200℃∼480℃에서 원자증착법(ALD)으로 형성하는데, 이때 Al 소오스를 TMA, Hf 소 오스를 Hf[(N(CH3)2]4, Hf[(N(CH2CH3)2] 4, 또는 Hf[(N(CH2CH3)(CH3)]4, O2 소오스를 O3 또는 HfO2를 사용한다.
계속해서 도 3f에 도시한 바와 같이, Al2O3/HfO2 유전막(206, 208)에 전기로의 온도를 550∼700℃로 하며 N2분위기에서 열처리하여 상기 복합 유전막을 결정화하고 막내의 질소 함량을 증가시킴과 동시에 탄소 불순물을 제거한다.
그리고나서 도 3g에 도시한 바와 같이, Al2O3/HfO2 유전막(206, 208) 상부에 상부 전극(210)을 형성한다. 이때 상부 전극(210)은 도프트 폴리실리콘, 도프트 폴리실리콘 및 금속막, 실리콘게르마늄(SiGe) 및 금속막 중에서 어느 하나로 이루어진다. 여기서, 도프트 폴리실리콘 또는 실리콘게르마늄은 화학기상증착법에 의해 증착되며 금속막은 스퍼터링 등의 물리기상증착법(PVD)에 의해 증착된다. 또한 금속막은 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 등을 사용한다. 만약 상부 전극(210)을 도프트 폴리실리콘으로 형성할 경우 도펀트 활성화를 위하여 급속 열처리(RTP : Rapid Thermal Processor)를 진행한 후에 이후 커패시터 특성을 유지하기 위하여 전기로 열공정을 600℃ 이하로 유지하도록 한다.
도 4a 및 도 4b는 본 발명에 따라 제조된 커패시터와 종래 커패시터의 누설 전류간의 확률 %를 비교한 그래프들이다.
도 4a 및 도 4b를 참조하면, Al2O3/HfO2를 25Å/20Å, 25Å/14Å 두께로 하며 셀 커패시터의 공급 전원을 +1.0V, -1.0V로 할 때 종래 급속 열처리(RTN)만 진행한 경우(○,∇)보다 본 발명에 따라 급속 열처리후 전기로에서 질화처리를 추가한 경우(□, △)가 누설 전류의 확률 %가 더 낮아짐을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 상술한 바와 같이, 본 발명은 하부 전극 표면에 급속 질화처리(RTN)를 진행하고 나서, 유전막을 증착하기 전에 질소 분위기에서, 일정 시간동안 급속 열처리함으로써 급속 질화처리에 의해 발생된 스트레스를 완화시켜 Al2O3/HfO2 유전막을 갖는 커패시터의 높은 커패시턴스를 확보함과 동시에 누설 전류를 낮출 수 있는 효과가 있다.

Claims (15)

  1. 반도체 소자의 커패시터 제조 방법에 있어서,
    반도체 기판 상부에 상기 커패시터의 하부 전극을 형성하는 단계와,
    상기 하부 전극 상부 표면을 급속 질화처리하는 단계와,
    상기 질화처리된 하부 전극이 있는 구조물에 전기로의 질소 분위기에서 열처리하여 상기 급속 질화처리에 의해 생성된 스트레스를 제거하는 단계와,
    상기 질화처리된 상기 하부 전극 상부에 Al2O3/HfO2 유전막을 형성하는 단계 및
    상기 Al2O3/HfO2 유전막 상부에 상기 커패시터의 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
  2. 제1항에 있어서,
    상기 하부 전극은 도프트 폴리실리콘으로 이루어지거나, 도프트 폴리실리콘 및 언도프트 비정질 실리콘이 인시튜로 증착되어 이루어지거나 또는 도프트 폴리실리콘 및 저농도 도프트 비정질 실리콘이 인시튜로 증착되어 이루어진 반도체 소자의 커패시터 제조 방법.
  3. 제2항에 있어서,
    상기 하부 전극의 도프트 폴리실리콘층은 50∼300Å 두께, 상기 언도프트 또 는 저농도 도프트 비정질 실리콘은 100∼400Å 두께를 가지는 반도체 소자의 커패시터 제조 방법.
  4. 제2항에 있어서,
    상기 하부 전극에 상기 언도프트 실리콘 상부에 실리콘을 시딩한 후에 어닐링 공정을 실시하여 실리콘 박막의 표면이 요철 형태를 갖는 MPS 구조의 하부 전극을 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 제조 방법.
  5. 제4항에 있어서,
    상기 MPS 구조의 하부 전극에 도펀트를 이온 주입하는 단계를 더 포함하는 반도체 소자의 커패시터 제조 방법.
  6. 제5항에 있어서,
    상기 MPS 구조의 하부 전극에 도펀트를 이온 주입하는 단계 이후에, 세정 공정으로 자연 산화막을 제거하고, 세정액을 이용하여 산화 박막을 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 제조 방법.
  7. 제6항에 있어서,
    상기 산화 박막을 형성하는 단게 이후에 급속 열처리를 통해 상기 하부 전극에 주입된 도펀트를 활성화시키는 단계를 더 포함하는 반도체 소자의 커패시터 제 조 방법.
  8. 제6항에 있어서,
    상기 산화 박막은 NH4OH:H2O2:H2O=1:4:20 내지 1:5:50의 조성비를 갖는 세정 용액으로 0.3㎚∼1.5㎚ 두께로 형성하는 반도체 소자의 커패시터 제조 방법.
  9. 제1항에 있어서,
    상기 급속 질화처리는 800∼900℃, 30초∼120초 동안 진행하는 반도체 소자의 커패시터 제조 방법.
  10. 제1항에 있어서,
    상기 전기로의 질소 분위기에서 열처리하는 단계는, 700∼800℃, N2 또는 NH3 분위기에서 10분∼60분 동안 진행하는 반도체 소자의 커패시터 제조 방법.
  11. 제1항에 있어서,
    상기 Al2O3/HfO2 유전막은 상기 Al2O3을 15∼35Å 두께, 상기 HfO2을 10∼30Å 두께로 형성하는 반도체 소자의 커패시터 제조 방법.
  12. 제1항에 있어서,
    상기 Al2O3/HfO2 유전막은 Al 소오스를 TMA, Hf 소오스를 Hf[(N(CH3 )2]4, Hf[(N(CH2CH3)2]4, 또는 Hf[(N(CH2CH3)(CH 3)]4, O2 소오스를 O3 또는 HfO2를 사용하여 형성하는 반도체 소자의 커패시터 제조 방법.
  13. 제1항에 있어서,
    상기 Al2O3/HfO2 유전막은 200∼480℃에서 원자증착법으로 형성하는 반도체 소자의 커패시터 제조 방법.
  14. 제1항에 있어서,
    상기 Al2O3/HfO2 유전막을 형성하는 단계 이후에, 전기로에서 550∼700℃, N2분위기에서 열처리하는 단계를 더 포함하는 반도체 소자의 커패시터 제조 방법.
  15. 제1항에 있어서,
    상기 상부 전극은 도프트 폴리실리콘, 도프트 폴리실리콘 및 금속막, 또는 실리콘게르마늄 및 금속막으로 이루어진 반도체 소자의 커패시터 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618869B1 (ko) * 2004-10-22 2006-09-13 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 그 제조방법
JP5576719B2 (ja) * 2010-06-10 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9136559B2 (en) 2010-12-29 2015-09-15 Industrial Technology Research Institute Non-aqueous electrolyte and lithium secondary battery including the same
US8772412B2 (en) 2010-12-29 2014-07-08 Industrial Technology Research Institute Meta-stable state nitrogen-containing polymer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020096129A (ko) * 2001-06-18 2002-12-31 삼성전자 주식회사 반도체 소자의 커패시터 형성방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100371142B1 (ko) * 1998-12-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의캐패시터형성방법
GB2355113B (en) * 1999-06-25 2004-05-26 Hyundai Electronics Ind Method of manufacturing capacitor for semiconductor memory device
KR100331270B1 (ko) * 1999-07-01 2002-04-06 박종섭 ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100507865B1 (ko) * 2000-08-31 2005-08-18 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조 방법
KR100390849B1 (ko) * 2001-06-30 2003-07-12 주식회사 하이닉스반도체 하프늄산화막을 구비하는 캐패시터의 제조 방법
TWI222180B (en) * 2003-04-29 2004-10-11 Nanya Technology Corp Method for forming vertical transistor and trench capacitor
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020096129A (ko) * 2001-06-18 2002-12-31 삼성전자 주식회사 반도체 소자의 커패시터 형성방법

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