KR100811260B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 하부전극, 고유전율을 갖는 유전체막, 및 금속막을 순차적으로 형성하는 단계; 금속막 위에 불순물이 도핑되지 않은 폴리 실리콘게르마늄막을 형성하는 단계; 불순물이 도핑되지 않은 폴리 실리콘게르마늄막 두께의 50% 이내에 이온주입층을 형성하는 단계; 및 반도체 기판 상에 저온의 열처리를 실시하는 단계를 포함한다.
캐패시터, 폴리 실리콘게르마늄, 저온 열처리
Description
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 하부전극
120 : 유전체막 130 : 금속막
140 : 불순물이 도핑되지 않은 폴리 실리콘게르마늄막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 셀 크기가 감소되어 충분한 정전용량(Cs)을 갖는 캐패시터를 형성하기가 어려워지고 있으며 특히, 디램(DRAM) 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 된다. 정전용량을 확보하는 방법으로 종래의 캐패시터 물질을 이용하면서 캐패시터의 표면적을 넓히는 방법, 예를 들어 캐패시터의 높이를 높이는 방법을 이용하여 왔다. 그러나 캐패시터의 높이를 증가시키면, 높이 증가에 따른 단차에 의해 공정 마진이 급속히 감소하여 후속 공정이 어려워지고, 정전용량 확보가 어려워지는 문제가 있었다.
이에 따라 유전상수(k)가 높은 물질을 캐패시터에 적용하는 방법이 제안되어 ONO(Oxide nitride oxide)막을 사용하던 이전의 방법에서 알루미나(Al2O3), 하프늄옥사이드(HfO2)를 유전체막으로 , 예컨대 하프늄옥사이드막/알루미나막/하프늄옥사이드막(HfO2/Al2O3/HfO2)이 적층된 구조를 이용하고 있다. 또한, 캐패시터의 전극 구조도 실리콘-절연체-실리콘(SIS; Silicon-insulator-silicon) 구조에서 금속-절연체-금속(MIM; Metal-insulator-metal) 구조로 변화하여 기생 캐패시터를 감소시켜 정전용량을 확보하는 방향으로 연구가 진행되고 있다.
한편, 상부전극 및 하부전극은 일반적으로 유전상수(k)가 높은 물질을 이용하는 유전체막과의 반응성이 낮은 금속막을 사용하고 있으며, 특히 상부전극의 경우 금속막이 가지고 있는 스트레스 문제로 인해 불순물이 도핑된 폴리실리콘(Doped polysilicon)을 버퍼막으로 하는 금속막과 폴리실리콘막을 적층한 구조로 하고 있다. 이때, 불순물이 도핑된 폴리실리콘이 전극으로서 기여하기 위해서는 불순물(dopant)의 활성화를 위해 대략 600℃ 이상의 고온에서 후속 열처리 공정(annealing)을 실시해야 한다.
그런데, 하프늄옥사이드(HfO2) 화합물은 결정화 온도가 낮아 반도체 소자의 제조를 위한 공정 중 고온의 열로 인해 과도한 열적 버짓(Thermal budget)이 가해지는 경우, 예를 들면, 500℃ 이상의 온도에서 열처리 공정을 진행하게 되면, 비정질(amorphous) 구조에서 결정화(crystallization)가 진행되어 그레인 바운더리(grain boundary)가 형성되면서 누설전류가 증가하여 소자의 특성이 열화되는 문제를 유발시킨다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 캐패시터 구조를 개선하여 저온에서도 불순물을 활성화할 수 있어 상부전극의 비저항을 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 하부전극, 고유전율을 갖는 유전체막, 및 금속막을 순차적으로 형성하는 단계; 상기 금속막 위에 불순물이 도핑되지 않은 폴리 실리콘게르마늄막을 형성하는 단계; 상기 불순물이 도핑되지 않은 폴리 실리콘게르마늄막 두께의 50% 이내에 이온주입층을 형성하는 단계; 및 상기 반도체 기판 상에 저온의 열처리를 실시하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 하부전극 또는 금속막은 티타늄나이트라이드(TiN) 또는 루테늄(Ru)을 포함할 수 있다.
상기 유전체막은, 하프늄옥사이드막, 지르콘산화막을 포함할 수 있다.
상기 불순물이 도핑되지 않은 폴리 실리콘게르마늄막은 실리콘(Si)의 구성비율이 20 내지 70%인 것이 바람직하다.
상기 불순물이 도핑되지 않은 폴리 실리콘게르마늄막은 500-2000Å의 두께로 형성하는 것이 바람직하다.
상기 이온주입층은 N형 불순물 또는 P형 불순물로 형성할 수 있다.
상기 저온의 열처리는 배치타입의 퍼니스에서 진행할 수 있다.
상기 저온의 열처리는 싱글타입의 퍼니스에서 급속열처리로 진행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 1을 참조하면, 비록 도면에 도시하지는 않았지만, 반도체 기판(100) 상에 트랜지스터 및 비트라인 등과 같은 하부구조물(미도시)을 형성한다. 다음에 상기 하부구조물을 포함하는 반도체 기판(100) 전면에 하부구조물과 후속공정에서 형성되는 하부전극을 연결하는 컨택플러그를 구비하는 층간절연막(미도시)을 형성 한 후, 층간절연막 위에 하부전극(110)을 형성한다. 하부전극(110)은 금속물질, 예를 들어 티타늄나이트라이드(TiN) 또는 루테늄(Ru) 가운데 하나를 선택하여 화학기상증착법(CVD) 또는 원자층 증착법(ALD)을 이용해 형성할 수 있다. 다음에 하부전극(110)을 HF 용액으로 이용한 습식 또는 건식 방법으로 전세정하여 하부전극(110) 상에 형성된 산화막(미도시)을 제거한다. 여기서 상기 산화막은 하부전극(110)을 형성하는 동안 발생하는 자연 산화막이며, 이를 제거하지 않아도 무방하다.
다음에 하부전극(110) 위에 고유전상수를 가지는 유전체막(120)을 형성한다. 여기서 고유전상수를 가지는 유전체막(120)은 하프늄옥사이드막(HfO2)의 단일막으로 형성하거나 다른 물질, 예를 들어 알루미나(Al2O3)를 포함하는 적층 구조로 형성할 수 있다. 또한, 지르콘산화막(ZrO2)의 단일막으로 형성하거나 다른 물질, 예를 들어 알루미나(Al2O3)를 포함하는 적층 구조로 형성할 수도 있다.
한편, 종래 기술에서는 상기 유전체막(120)을 형성하고, 금속물질로 상부전극을 형성할 때 금속막에 의해 유전체막(120)에 가해지는 스트레스 문제를 해결하기 위해 불순물이 도핑된 폴리실리콘을 버퍼막으로 금속막과 폴리실리콘막을 적층한 구조로 형성하였다. 그러나 불순물이 도핑된 폴리실리콘을 이용하기 위해 고온, 예를 들어 600℃이상의 온도에서 열처리 공정을 진행할 경우, 유전체막(120)의 결정화가 가속화되어 누설전류가 증가하면서 소자의 특성이 열화되는 문제가 있었다.
이에 따라 본 발명에서는 저온에서도 결정화가 가능한 물질을 포함하는 다층구조를 가지는 상부전극을 형성하고자 한다.
이를 위해 도 2를 참조하면, 유전체막(120) 위에 금속막(130)을 형성하고, 상기 금속막(130) 위에 버퍼막으로서 불순물이 도핑되지 않은 폴리 실리콘게르마늄(non-doped poly SiGe)막(140)을 형성하여 금속막(130)과 폴리 실리콘게르마늄(poly SiGe)막(140)이 적층된 구조를 포함하는 상부전극(150)을 형성한다. 금속막(130)은 티타늄나이트라이드(TiN)막 또는 루테늄(Ru)막 가운데 하나를 선택하여 화학기상증착법(CVD; Chemical Vapor Deposition) 또는 원자층 증착법(ALD; Atomic Layer Deposition)을 이용해 형성할 수 있다.
다음에 금속막(130) 위에 불순물이 도핑되지 않은 폴리 실리콘게르마늄(poly SiGe)막(140)을 화학기상증착법(CVD)을 이용하여 50-2000Å의 두께로 형성한다. 이를 위해 하부전극(110), 유전체막(120) 및 금속막(130)이 순차적으로 형성된 구조물을 화학기상증착(CVD)장비에 로딩하고, 400-500℃의 증착온도와 0.5-1.5Torr의 증착압력 하에서 증착을 진행한다. 그러면, 금속막(130) 위에 불순물이 도핑되지 않은 폴리 실리콘게르마늄(poly SiGe)막(140)이 형성된다. 여기서 불순물이 도핑되지 않은 폴리 실리콘게르마늄막(140)내의 실리콘(Si)의 구성비율은 대략 20% 내지 70%의 비율로 형성하는 것이 바람직하다. 이때, 폴리 실리콘게르마늄막(140)은 저온, 예를 들어 대략 500℃이하의 온도에서도 결정화가 가능하여 후속공정에서 불순물을 주입하고 후속 열처리를 진행하더라도 결정화에 의한 누설전류가 발생하지 않아 소자의 특성이 열화되는 것을 방지할 수 있다.
다음에 도 3을 참조하면, 불순물이 도핑되지 않은 폴리 실리콘게르마늄(poly SiGe)막(140) 상에 불순물을 주입하여 상기 폴리 실리콘게르마늄(poly SiGe)막 (140) 두께의 50% 이내에 Rp점(Range of projection)이 위치하는 이온주입층(160)을 형성한다. 불순물은 n형 불순물, 예를 들어 인(31P) 이나 아세닉(75As)을 포함하는 불순물을 주입하거나 또는 p형 불순물, 예를 들어 붕소(11B)와 같은 원자량이 작은 불순물이나 불화붕소(49BF2)를 이용할 수 있다. 여기서 후속공정에서 이온주입층(160)의 활성화를 위해 열처리를 실시할 때, 상부전극(150) 내에 이온주입층(160)이 균일하게 활성화할 수 있도록 Rp점이 폴리 실리콘게르마늄막(140) 두께의 50% 이내에 위치하도록 이온주입 에너지를 유지하며, 도즈량(dose)은 1.0E15/㎠를 유지하면서 불순물을 주입하도록 한다.
다음에 도 4를 참조하면, 하부전극(110), 유전체막(120) 및 상부전극(150)이 순차적으로 형성된 반도체 기판(100) 전면에 열처리를 실시하여 이온주입층(160)을 활성화한다.
여기서 열처리는 배치 타입(batch type)의 퍼니스(funace)에서 저온, 예를 들어 500℃ 이하의 온도에서 진행하며, 분위기 가스로서 분위기 가스로 N2, O2, NH3, N2O, Ar을 포함하는 그룹 가운데 하나 또는 그 이상을 사용할 수 있다. 또한, 싱글 타입의 퍼니스에서 저온, 예를 들어 500℃ 이하의 온도에서 급속열처리(RTA; Rapid thermal annealing) 공정을 진행하며, 분위기 가스로서 분위기 가스로 N2, O2, NH3, N2O, Ar을 포함하는 그룹 가운데 하나 또는 그 이상을 사용할 수도 있다. 그러면, 저온에서 결정화가 가능한 불순물이 도핑되지 않은 폴리 실리콘게르마늄 (poly SiGe)막(150) 내에 위치한 이온주입층(160)이 균일하게 활성화한다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 상부전극을 금속막과 도핑되지 않은 폴리 실리콘게르마늄막이 적층된 구조로 형성하고, 상기 폴리 실리콘게르마늄막 상에 특정한 Rp점을 포함하는 이온주입층을 형성한 후 저온, 예컨대 500℃이하의 열처리공정을 진행하여 이온주입층을 활성화하여 상부전극의 비저항을 감소시킴으로서 소자의 신뢰성을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 형성방법에 의하면, 상부전극을 금속막과 도핑되지 않은 폴리 실리콘게르마늄막이 적층된 구조로 형성하고, 상기 폴리 실리콘게르마늄막 상에 특정한 Rp점을 포함하는 이온주입층을 형성한 후 저온의 열처리공정을 진행하여 이온주입층을 활성화하여 상부전극의 비저항을 감소시킴으로서 소자의 신뢰성을 향상시킬 수 있다.
Claims (8)
- 반도체 기판 상에 하부전극, 고유전율을 갖는 유전체막을 순차적으로 형성하는 단계;상기 유전체막 위에 금속막 및 불순물이 도핑되지 않은 폴리 실리콘게르마늄막을 포함하는 상부전극을 형성하는 단계;상기 상부전극의 불순물이 도핑되지 않은 폴리 실리콘게르마늄막 두께의 50% 이내에 이온주입층을 형성하는 단계; 및상기 반도체 기판 상에 저온의 열처리를 실시하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 하부전극 또는 금속막은 티타늄나이트라이드(TiN) 또는 루테늄(Ru)을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 유전체막은, 하프늄옥사이드막, 지르콘산화막을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 불순물이 도핑되지 않은 폴리 실리콘게르마늄막은 실리콘(Si)의 구성비율이 20 내지 70%인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 불순물이 도핑되지 않은 폴리 실리콘게르마늄막은 500-2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 이온주입층은 N형 불순물 또는 P형 불순물으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 저온의 열처리는 배치타입의 퍼니스에서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 저온의 열처리는 싱글타입의 퍼니스에서 급속열처리로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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