JPH0661198A

JPH0661198A - 薄膜素子の製造方法

Info

Publication number: JPH0661198A
Application number: JP21255492A
Authority: JP
Inventors: Yutaka Takizawa; 裕瀧澤; Kenichi Yanai; 健一梁井; Kenichi Oki; 賢一沖
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-08-10
Filing date: 1992-08-10
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】薄膜素子の製造方法に関し、損傷を生じるこ
となく薄膜の表面を清浄化した後、次の工程で成膜する
ときまで清浄な表面を保ち得る薄膜素子の製造方法を提
供する。【構成】絶縁基板１の上に形成された少なくともシリ
コンまたはゲルマニウムを含んだ半導体層２、あるい
は、酸化物導電性物質または窒化物導電性物質のいずれ
か一方を含む導電性被膜を、少なくとも水素、塩素、フ
ッ素、臭素または沃素のうちの１種またはそれ以上の単
体もしくは化合物を含んだプラズマ８に曝すことによっ
て、表面の汚染層３を除去する工程を有する薄膜素子の
製造方法において、この半導体層２あるいは導電性被膜
をプラズマに曝すときの基板温度を、上記の酸化物等へ
の水素等の内部への拡散速度が、その表面への吸着速度
と等しい温度以下に保つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜素子、特に、薄膜
素子を用いたアクティブマトリクス表示装置の製造方法
に関する。

【０００２】

【従来の技術】近年、テレビ、コンピュータ、ワードプ
ロセッサ等の表示手段として、高階調で高精細な表示を
実現する省スペース型表示装置が要求されている。この
ため、薄膜トランジスタを用いたアクティブマトリクス
表示装置が提供されており、情報端末装置等において広
い範囲で適用されている。しかし、より表示品位の優れ
た表示装置を実現するためには、より特性の優れた薄膜
素子が必要となっている。

【０００３】従来から、液晶表示装置等に用いられる薄
膜スイッチング素子は、薄膜をパターニングすることに
よって形成されている。ところが、薄膜をパターニング
するには、フォト工程やエッチング工程等を経なければ
ならず、薄膜の表面にはこれらの工程を経る間に、薄膜
表面に接する物質、例えば酸素や炭素等による酸化物や
炭化物等の電気抵抗の高い物質によって覆われていた。

【０００４】したがって、液晶を駆動するための電圧を
液晶に伝達しにくくなり、そのために、薄膜素子サイズ
を大きくして電気抵抗を低減せざるを得ず、その結果と
して薄膜素子以外の光を透過させる領域の面積、すなわ
ち開口率が低下するという問題を生じていた。この問題
に鑑み、従来から、緩衝弗酸等のエッチング液に薄膜を
有する基板を浸漬して、薄膜の表面に形成されてたＳｉ
Ｏ₂等の汚染層を除去することが考えられている

【０００５】

【発明が解決しようとする課題】しかし、このような従
来の汚染除去工程には、エッチングの後、緩衝弗酸等の
エッチング液を洗い流すための純水による洗浄や、それ
に続く基板の乾燥工程を含むために、次の工程で成膜を
行うまでの間に、薄膜の表面が再び汚染されてしまうと
いう問題が生じていた。

【０００６】また、リアクティブイオンエッチング（Ｒ
ＩＥ）に代表されるドライ処理は、真空中で表面を清浄
化したのち、表面の再汚染を生じる前に成膜を行なうこ
とができる点では優れているが、基板にイオン等の高速
粒子が入射して損傷を与える等の問題を生じていた。本
発明は、損傷を生じることなく薄膜の表面を清浄化した
後、次の工程で成膜するときまで清浄な表面状態を保ち
うる薄膜素子の製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明にかかる薄膜素子
の製造方法においては、前記の課題を解決するため、絶
縁性基板上に形成された少なくともシリコンまたはゲル
マニウムを含んだ半導体層を、少なくとも水素、塩素、
フッ素、臭素または沃素のうちの１種またはそれ以上の
単体もしくは化合物を含んだプラズマに曝すことによっ
て、該半導体層の表面の汚染層を除去する工程を有する
薄膜素子の製造方法において、該半導体層をプラズマに
曝すときの基板温度を、該酸化物、窒化物への水素、フ
ッ素、塩素、沃素、臭素の少なくともいずれか一つの内
部への拡散速度が、その表面への吸着速度と等しい温度
以下にする工程を採用した。

【０００８】また、絶縁性基板上に形成された酸化物導
電性物質または窒化物導電性物質のいずれか一方を含む
導電性被膜を、少なくとも水素、塩素、フッ素、臭素ま
たは沃素のうちの１種またはそれ以上の単体もしくは化
合物を含んだプラズマに曝すことによって、該導電性被
膜の表面の汚染層を除去する薄膜素子の製造方法におい
て、該導電性被膜をプラズマに曝すときの温度を、該酸
化物、窒化物への水素、フッ素、塩素、沃素、臭素の少
なくともいずれか一つの内部への拡散速度が、その表面
への吸着速度と等しい温度以下にする工程を採用した。

【０００９】これらの場合に、絶縁性基板上に少なくと
も酸化物導電性物質または窒化物導電性物質のいずれか
一方を含む導電性被膜と半導体層が存在し、該導電性被
膜の上に、該導電性被膜がプラズマによって損傷を受け
るのを防ぐための保護層を設ける工程を採用した。

【００１０】この場合、保護層を第１の半導体層と同時
に形成することができる。また、表面の清浄化を行うた
めの反応室と、その後の成膜を行う成膜室を別に設けて
両者を接続することもできる。

【００１１】

【作用】図１は、本発明の薄膜素子の製造方法の原理説
明図である。この図において、１は基板、２は第１の半
導体層、３は汚染層、４はプラズマエッチング装置、５
はサセプタ兼電極、６はエッチングガス導入管、７は電
極、８はプラズマ、９は気相成膜装置、１０はサセプタ
兼電極、１１は原料ガス導入管、１２は電極、１３はプ
ラズマ、１４は第２の半導体層を示している。

【００１２】この図によって、本発明の薄膜素子の製造
方法の原理を説明する。基板１の上に第１の半導体層２
を形成し、この第１の半導体層２の上に、気相成長法に
よって第２の半導体層、絶縁体層、金属層等の薄膜（説
明を簡潔にするため、以下「第２の半導体層」として説
明する）１４を形成して薄膜素子を形成することを目的
とする。

【００１３】この第１の半導体層２の上には、第１の半
導体層２を形成した後にパターン形成等の工程を経るた
め、この工程あるいは貯蔵中に曝される雰囲気によって
汚染層３が形成されているから、この汚染層３を除去し
た後に第２の半導体層１４を形成することが必要であ
る。

【００１４】まず、第１の半導体層２と汚染層３が形成
された基板１をプラズマエッチング装置４内のサセプタ
兼電極５の上に載置し、プラズマエッチング装置４内を
排気した後、エッチングガス導入管６を経てエッチング
ガスを導入し、サセプタ兼電極５と電極７の間に電圧を
印加して放電を生起させてプラズマ８を形成して、第１
の半導体層２の表面上の汚染層３をエッチングして清浄
化する。この場合、放電と同時にレーザ光や電子線を照
射してエッチング効果を高めることもできる。

【００１５】次いで、第１の半導体層２の上の汚染層３
を除去して清浄化した基板１を気相成膜装置９内のサセ
プタ兼電極１０の上に載置し、気相成膜装置９内を排気
した後、原料ガス導入管１１を経て原料ガスを導入し、
サセプタ兼電極１０と電極１２の間に電圧を印加して放
電を生起させてプラズマ１３を形成して、第１の半導体
層２の上に第２の半導体層１４を成長する。

【００１６】本発明においては、エッチングガスのプラ
ズマに曝される第１の半導体層２の温度を２００℃以下
に保つことを特徴とする。

【００１７】プラズマ８中における第１の半導体層２の
エッチングレートは、その温度（基板１の温度とほぼ同
一である）に強く依存する。例えば、水素によるシリコ
ン基板のエッチングにおいては、水素がシリコン基板と
結合し、ＳｉＨ₄等のシランあるいはポリシラン化して
揮発することによって生じるが、シリコン基板の温度が
高い場合は、水素はシリコン基板内部に深く拡散するた
めに、表面が（ポリ）シラン化する確率が低くなる。

【００１８】ところが、シリコン基板の温度が２００℃
以下である場合は、水素のシリコン基板中への拡散速度
は減少し、シリコン基板の表面の水素の量が多くなっ
て、シリコン基板の表面が（ポリ）シラン化しやすくな
る。

【００１９】図２は、基板温度とエッチングレートの関
係図である。この図は、ａ−Ｓｉの水素プラズマエッチ
ングにおける、基板温度とエッチングレートの関係を示
している。この図に示されているように、基板の温度を
低くすると、エッチングレートが高くなる傾向がある
が、量産段階の製造工程で要求されるエッチングレート
から、基板温度を２００℃以下にすることが望ましい。
この場合のエッチングレートは２Å／分程度である。

【００２０】この図は、ａ−Ｓｉを水素プラズマエッチ
ングする場合の実測結果であるが、他の半導体層につい
てもほぼ同様のエッチング特性を示し、基板温度を２０
０℃以下にすることによってエッチングレートを高く
し、効果的な半導体層の表面の清浄化を実現することが
できる。

【００２１】また、本発明に用いるプラズマエッチング
装置４と気相成膜装置９として、広く一般に用いられて
いるプラズマＣＶＤ装置を用いることができるため、装
置開発の負担は少なく、さらに、表面の清浄化工程と成
膜工程を同一のプラズマＣＶＤ装置内で連続して行うこ
とができ、清浄化した表面の再汚染を完全に防ぐことが
できる。

【００２２】また、接地電極側に被処理基板を置くこと
によって、重い正イオンの衝撃による損傷を低減するこ
ともできる。さらに、基板温度を２００℃以下に保って
いるために、半導体層への水素の浸入に伴って生じる膜
質の劣化を防ぐことが可能になる。

【００２３】一方、水素や塩素、弗素層のハロゲンのプ
ラズマ中の励起種に対して、酸化物、窒化物等からなる
導電膜は活性である。特に、基板温度が高い場合には、
導電膜を構成する酸化物あるいは窒化物はプラズマによ
っ還元されたり、あるいはハロゲン化して変質し、結果
として導電膜の導電率の低下を引き起こす。

【００２４】特に、インジウム酸化物の場合、水素プラ
ズマ中で基板温度を２００℃以上にすると、水素によっ
て還元され、抵抗が増大するとともに黒く変色し、光に
対する透過率も減少する。本発明においては、基板温度
を２００℃以下に保つため、導電膜の変質による特性の
劣化は生じない。

【００２５】

【実施例】以下、本発明の実施例を説明する。（第１実施例）図３は、第１実施例において処理される
半導体基板の構成図である。この図において、２１は基
板、２２は導電膜、２３は半導体層、２４は汚染層を示
している。

【００２６】このように、基板２１の上に導電膜２２、
半導体層２３が形成され、半導体層２３の表面には汚染
層２４が形成されている。この場合、導電膜２２は、錫
を添加したインジウム酸化物からなる透明導電膜であ
る。

【００２７】この実施例においては、基板温度を２００
℃以下に保った状態で、半導体層２３の表面に形成され
た汚染層２４をプラズマエッチングによって除去する際
に、導電膜、特に、透明導電膜が変質して、導電性が劣
化したり、変色して光の透過率が減少することを防いで
いる。

【００２８】この実施例においては、透明導電膜として
錫を添加したインジウム酸化物を用いているが、これに
限ることはなく、酸化錫やＮｉＯ等の酸化物導電性物質
もしくはＴｉＮ等の窒化物導電性物質であっても同様の
効果を奏する。

【００２９】（第２実施例）図４は、第２実施例におい
て処理される半導体基板の構成図である。この図におい
て、３１は基板、３２は透明導電膜、３３は半導体層、
３４は保護膜、３５は汚染層を示している。

【００３０】この図に示されたものは、第２実施例にお
いて処理される半導体基板の構成を示しており、基板３
１の上に透明導電膜３２が形成され、透明導電膜３２の
上の一部に半導体層３３が形成され、半導体層３３が形
成されていない透明導電膜３２の上に、保護膜３３が形
成されている。また、半導体層３３の上には、汚染層３
５が形成されている。この場合、透明導電膜３２は錫を
添加したインジウム酸化物であり、保護膜３４はＳｉＮ
膜（Ｓｉ₃Ｎ₄から外れた組成をも含んでいる）であ
る。

【００３１】このように、透明導電膜３２の上の保護膜
３４を設けているために、プラズマエッチングを行う際
に、プラズマと透明導電膜３２が直接接触せず、透明導
電膜３２に対する損傷を低減することができる。

【００３２】なお、この実施例では保護膜３４をＳｉＮ
膜としているが、これに限られるものではなく、導電膜
を保護できる物質であればよく、これらが２層またはそ
れ以上の層構造を有していてもよい。また、表面処理の
時の基板温度を２００℃以下にすることによって、さら
に、半導体層、導電体層等の損傷を低減することができ
る。

【００３３】（第３実施例）図５（Ａ），（Ｂ）、図６
（Ｃ），（Ｄ）は、第３実施例のスタガ型薄膜トランジ
スタの製造工程図である。この図において、４１は基
板、４２は透明導電膜、４３は第１の半導体層、４３_S
はソース用コンタクト層、は４３_Dドレイン用コンタク
ト層、４４はレジスト、４５は汚染層、４６は第２の半
導体層、４７はゲート絶縁膜、４８はゲート電極を示し
ている。

【００３４】この工程説明図によって、第３実施例のス
タガ型薄膜トランジスタの製造方法を説明する。第１工程（図５（Ａ）参照）基板４１の上に、錫を添加したインジウム酸化物である
透明導電膜４２と、コンタクト層になる第１の半導体層
４３を従来から知られている成膜法によって連続的に堆
積する。

【００３５】第２工程（図５（Ｂ）参照）次いで、第１の半導体層４３の上の全面にレジスト４４
を塗布し、フォトリソグラフィー技術によってパターニ
ングして、第１の半導体層４３を分割してソース用コン
タクト層４３_Sとドレイン用コンタクト層４３_Dを形成
する。このとき、第１の半導体層４３は、ソース用コン
タクト層４３_Sとドレイン用コンタクト層４３_Dとなる
層であると同時に、透明導電膜４２の保護層を兼ねるた
め、目的とするソース用コンタクト層４３_Sとドレイン
用コンタクト層４３_Dより広くして、透明導電膜４２の
保護すべき部分にも残されている。

【００３６】第３工程（図６（Ｃ）参照）レジスト４４を剥離したあとの表面にはレジスト残滓等
からなる汚染層４５が存在する。この段階で、基板全体
を緩衝弗酸等によって、厚い酸化層を予め取り除いても
よく、その場合には、後述のプラズマによる表面の清浄
化は、残存している薄い酸化膜を除くだげでよい。

【００３７】つぎに、Ｐ−ＣＶＤ装置内で、３×１０^-6
Ｔｏｒｒにまで粗引き後、基板温度を２００℃程度に保
ち、水素流量を３００ｓｃｃｍ供給して、雰囲気を圧力
０．６Ｔｏｒｒに調製する。その後、１３．５６ＭＨｚ
−２００Ｗの高周波によりプラズマを発生し、汚染層４
５を除去する。この基板の構造では、ソースコンタクト
層４３_Sとドレイン用コンタクト層４３_Dが透明導電膜
４２の保護層を兼ねているので、新たな保護層を設ける
必要がない。

【００３８】水素プラズマによる清浄化処理時の基板温
度が２００℃以上になると、この保護層を兼ねるソース
コンタクト層４３_Sとドレイン用コンタクト層４３
_Dは、内部に浸透した水素と反応して膜質の劣化を生じ
る。本実施例においては、基板温度を２５℃にしている
ので、水素による膜質の劣化は抑えられる。また、基板
のバイアスを制御し、水素イオンが基板への入射するエ
ネルギを低減して、水素の浸入を抑えることができる。

【００３９】第４工程（図６（Ｄ）参照）汚染層４５を除去した後、活性層となる、アモルファス
シリコン層からなる第２の半導体層４６、ＳｉＮ_x層か
らなるゲート絶縁膜４７、ゲート電極４８を連続的に形
成する。その後、ゲート電極をレジストとし、素子分離
を行うと、スタガ型薄膜トランジスタが形成される。

【００４０】本実施例の薄膜トランジスタの製造法で
は、簡易なプロセスにもかかわらず、コンタクト層と活
性層の界面に存在する不純物を著しく低減でき、量産性
に優れている。

【００４１】（第４実施例）水素を用いたプラズマによ
るａ−Ｓｉ表面の清浄化を行う際、特に、室温で表面処
理を行うことができれば、反応装置内の温度を調節する
時間を要しないから、基板の仕込みから表面処理までの
処理時間を短縮することができる。

【００４２】一方、その上に成長させる膜がａ−Ｓｉで
ある場合には、基板温度にして２００℃程度ある方が膜
質は優れている。したがって、枚葉式の処理装置で表面
の清浄化と成膜を同一の反応室で行う場合、清浄化温度
と成膜温度を交互に制御する必要があり、冷却加熱に要
する時間が無駄になり、生産性が低下する。

【００４３】そこで、本実施例では、表面の清浄化を行
う反応室と被膜の成長を行う成膜室を別に設けその間を
真空密に接続し、清浄化と成膜に適した温度に各々制御
することによって生産性の向上を図っている。

【００４４】図７は、第４実施例の薄膜素子製造装置の
構成説明図である。この図において、５１は基板、５２
は第１の半導体層、５３は汚染層、５４はプラズマエッ
チング装置、５５はサセプタ兼電極、５６はエッチング
ガス導入管、５７は電極、５８はプラズマ、５９は連絡
通路、６０は気相成膜装置、６１はサセプタ兼電極、６
２は原料ガス導入管、６３は電極、６４はプラズマ、６
５は第２の半導体層を示している。

【００４５】この実施例においては、まず、第１の半導
体層５２が形成されその表面に汚染層５３が付着した基
板５１をプラズマエッチング装置５４内のサセプタ兼電
極５５の上に載置し、プラズマエッチング装置５４内を
排気した後、エッチングガス導入管５６を経てエッチン
グガスを導入し、サセプタ兼電極５５と電極５７の間に
電圧を印加して放電を生起させてプラズマ５８を形成し
て、第１の半導体層５２の表面上の汚染層５３をエッチ
ングして清浄化する。

【００４６】次いで、第１の半導体層５２の上の汚染層
５３を除去して清浄化した基板５１を、連絡通路５９を
通して、気相成膜装置６０内のサセプタ兼電極６１の上
に移送し、原料ガス導入管６２を経て原料ガスを導入
し、サセプタ兼電極６１と電極６３の間に電圧を印加し
て放電を生起させてプラズマ６４を形成して、第１の半
導体層５２の上に第２の半導体層６５を成長する。

【００４７】この実施例においては、表面の清浄化を行
うプラズマエッチング装置５４と被膜の成長を行う気相
成膜装置６０を別に設けその間を連絡通路によって接続
し、各々の装置で、その装置におけるプロセスに適する
温度に制御するため生産性の向上を図ることができる。
また、清浄化室と仕込み室を兼用したり、または、大気
の混入を防ぐために、仕込み室を別に用意することも可
能である。

【００４８】

【発明の効果】以上説明したように、本発明の薄膜素子
の製造方法によると、半導体層、絶縁体層、金属層等を
成膜する前に行う下地表面の清浄化を大気と遮断した状
態で行うことができるため、下地表面が再汚染されるこ
となく、高い生産性をもち、さらに、下地表面に損傷を
与えないという効果を奏し、液晶表示装置等の製造に適
用した場合、それらの品質向上や生産性向上に寄与する
ところが大きい。

【図面の簡単な説明】

【図１】本発明の薄膜素子の製造方法の原理説明図であ
る。

【図２】基板温度とエッチングレートの関係図である。

【図３】第１実施例において処理される半導体基板の構
成図である。

【図４】第２実施例において処理される半導体基板の構
成図である。

【図５】（Ａ），（Ｂ）は、第３実施例のスタガ型薄膜
トランジスタの製造工程図（１）である。

【図６】（Ｃ），（Ｄ）は、第３実施例のスタガ型薄膜
トランジスタの製造工程図（２）である。

【図７】第４実施例の薄膜素子製造装置の構成説明図で
ある。

【符号の説明】

１基板２第１の半導体層３汚染層４プラズマエッチング装置５サセプタ兼電極６エッチングガス導入管７電極８プラズマ９気相成膜装置１０サセプタ兼電極１１原料ガス導入管１２電極１３プラズマ１４第２の半導体層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｃ３０Ｂ 25/02 Ｚ 9040−4ＧＧ０９Ｆ 9/30 ３１０ 6447−5ＧＨ０１Ｌ 21/205 29/784

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に形成された少なくともシ
リコンまたはゲルマニウムを含んだ半導体層を、少なく
とも水素、塩素、フッ素、臭素または沃素のうちの１種
またはそれ以上の単体もしくは化合物を含んだプラズマ
に曝すことによって、該半導体層の表面の汚染層を除去
する工程を有する薄膜素子の製造方法において、該半導
体層をプラズマに曝すときの基板温度を、該酸化物、窒
化物への水素、フッ素、塩素、沃素、臭素の少なくとも
いずれか一つの内部への拡散速度が、その表面への吸着
速度と等しい温度以下にすることを特徴とする薄膜素子
の製造方法。
【請求項２】絶縁性基板上に形成された酸化物導電性
物質または窒化物導電性物質のいずれか一方を含む導電
性被膜を、少なくとも水素、塩素、フッ素、臭素または
沃素のうちの１種またはそれ以上の単体もしくは化合物
を含んだプラズマに曝すことによって、該導電性被膜の
表面の汚染層を除去する薄膜素子の製造方法において、
該導電性被膜をプラズマに曝すときの温度を、該酸化
物、窒化物への水素、フッ素、塩素、沃素、臭素の少な
くともいずれか一つの内部への拡散速度が、その表面へ
の吸着速度と等しい温度以下にすることを特徴とする薄
膜素子の製造方法。
【請求項３】絶縁性基板上に少なくとも酸化物導電性
物質または窒化物導電性物質のいずれか一方を含む導電
性被膜と半導体層が存在し、該導電性被膜の上に、該導
電性被膜がプラズマによって損傷を受けるのを防ぐため
の保護層を設けることを特徴とする請求項１または請求
項２に記載の薄膜素子の製造方法。
【請求項４】保護層を第１の半導体層と同時に形成す
ることを特徴とする請求項３に記載された薄膜素子の製
造方法。
【請求項５】表面の清浄化を行うための反応室と、そ
の後の成膜を行う成膜室を別に設けて両者を接続するこ
とを特徴とする請求項１または請求項２に記載された薄
膜素子の製造方法。