JPH09298303A

JPH09298303A - 薄膜トランジスタの製造方法

Info

Publication number: JPH09298303A
Application number: JP13566596A
Authority: JP
Inventors: Kazuhiro Sasaki; 和広佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1996-05-07
Filing date: 1996-05-07
Publication date: 1997-11-18

Abstract

(57)【要約】【課題】トランジスタ特性を安定させることができる
と共に、製品歩留まりを低下させないようにすることで
ある。【解決手段】ガラス基板２１上に半導体薄膜２４、酸
化膜２５、チャネル保護膜形成層２６、レジストパター
ン２７を順次形成する。そして、このレジストパターン
２７をマスクとしてチャネル保護膜形成層２６をプラズ
マエッチングすると、レジストパターン２７下にチャネ
ル保護膜が形成される。この場合、半導体薄膜２４とチ
ャネル保護膜形成層２６との間に酸化膜２５を形成した
ので、チャネル保護膜形成層２６のパターニング時やレ
ジストパターン２７の剥離時にパーティクルが発生して
も、このパーティクルを含む層が半導体薄膜２４の上面
を汚染することがなく、半導体薄膜２４の上面を清浄に
することができる。したがって、トランジスタ特性を安
定させることができると共に、製品歩留まりを低下させ
ないようにすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は薄膜トランジスタ
の製造方法に関する。

【０００２】

【従来の技術】図１５〜図１９はそれぞれ従来の逆スタ
ガ式・チャネル保護膜型の薄膜トランジスタの各製造工
程を示したものである。この薄膜トランジスタの製造に
際しては、まず図１５に示すように、ガラス基板（絶縁
性基板）１の上面の所定の箇所にゲート電極２を成膜パ
ターニングする。次に、ゲート電極２を含むガラス基板
１の上面に窒化シリコン（ＳｉＮ_X）等からなるゲート
絶縁膜３、真性アモルファスシリコン（ａ−Ｓｉ）から
なる半導体薄膜４、窒化シリコン等からなるチャネル保
護膜形成層５を順次成膜する。次に、チャネル保護膜形
成層５の上面であってゲート電極２上の所定の箇所にレ
ジストパターン６を形成する。次に、レジストパターン
６をマスクとしてチャネル保護膜形成層５をウエットエ
ッチングすると、図１６に示すように、レジストパター
ン６下にチャネル保護膜７が形成される。この場合、チ
ャネル保護膜７下以外の領域における半導体薄膜４の表
面が露出するので、この露出した表面に自然酸化膜（図
示せず）が形成される。

【０００３】次に、レジストパターン６を剥離液を用い
て剥離した後、図１７に示すように、半導体薄膜４の表
面をフッ化アンモニウム（ＮＨ₄Ｆ）等を用いて清浄処
理することにより自然酸化膜を除去する。次に、図１８
に示すように、チャネル保護膜７を含む半導体薄膜４の
上面にリン等が混入されたｎ⁺型アモルファスシリコン
（ｎ⁺ａ−Ｓｉ）からなるオーミック層８、ソース・ド
レインメタル層９を順次成膜する。次に、ソース・ドレ
インメタル層９の上面における所定の箇所にレジストパ
ターン１０を形成し、このレジストパターン１０をマス
クとしてソース・ドレインメタル層９、オーミック層８
および半導体薄膜４をエッチングすると、図１９に示す
ように、ソース・ドレインメタル層９、オーミック層８
および半導体薄膜４のそれぞれ不要な部分が除去され
て、ソース・ドレイン領域１１、１１およびチャネル領
域１２がデバイス領域に島状に形成され、またソース・
ドレイン領域１１、１１上にソース・ドレイン電極１
３、１３が形成される。その後、レジストパターン１０
を剥離する。かくして、逆スタガ式・チャネル保護膜型
の薄膜トランジスタが完成する。

【０００４】

【発明が解決しようとする課題】ところで、従来のこの
ような薄膜トランジスタの製造方法では、半導体薄膜４
の上面に成膜したチャネル保護膜形成層５のパターニン
グをウエットエッチングによって行なっている。これ
は、ウエットエッチングのエッチレートがドライエッチ
ングのそれよりも大きく、しかもウエットエッチングで
はチャネル保護膜形成層５と半導体薄膜４との選択比を
とることができるのに対して、ドライエッチングではそ
れができないからである。しかしながら、チャネル保護
膜形成層４のパターニングをウエットエッチングによっ
て行なう場合であっても、チャネル保護膜形成層４のパ
ターニング時やレジストパターン６の剥離時にパーティ
クルが発生し、このパーティクルを含む層が半導体薄膜
４の上面に形成されてしまうことがある。しかも、ウエ
ットエッチングでは半導体薄膜４の厚さ方向のエッチン
グ制御が難しいので、このようなパーティクルを含む層
のみを除去することが困難である。このように、半導体
薄膜４の上面にパーティクルを含む層が形成されて半導
体薄膜４の上面が汚染されると、半導体薄膜４の上面に
オーミック層８を成膜しても良好なオーミックコンタク
トがとれないことがあり、トランジスタ特性が不安定と
なり、製品歩留まりが低下するという問題があった。ま
た、ゲート絶縁膜３とチャネル保護膜形成層５とは共に
絶縁材料、例えば窒化シリコンから形成されているの
で、半導体薄膜４に微小欠陥、例えばピンホールが形成
されていると、チャネル保護膜形成層５をウエットエッ
チングするエッチング液が半導体薄膜４のピンホールを
通ってゲート絶縁膜３に達し、ゲート絶縁膜３を破損さ
れることがある。すると、ゲート電極２とソース・ドレ
イン電極１３、１３との間に短絡が生じることがあり、
最終的に製品歩留まりを低下させるという問題があっ
た。この発明の課題は、トランジスタ特性を安定させる
ことができると共に、製品歩留まりを低下させないよう
にすることができるようにすることである。

【０００５】

【課題を解決するための手段】この発明は、絶縁性基板
上に成膜された半導体薄膜の上面に酸化膜およびチャネ
ル保護膜形成層を順次形成し、該チャネル保護膜形成層
の上面にレジストパターンを形成し、該レジストパター
ンをマスクとして前記チャネル保護膜形成層をドライエ
ッチングし、これによりチャネル保護膜をパターン形成
するようにしたものである。

【０００６】この発明によれば、半導体薄膜とチャネル
保護膜形成層との間に酸化膜を形成したので、チャネル
保護膜形成層のパターニング時やレジストパターンの剥
離時にパーティクルが発生し、このパーティクルを含む
層が酸化膜の上面に形成されて、酸化膜の上面を汚染す
ることがあっても、半導体薄膜の上面を汚染することが
なく、その後の清浄処理によってパーティクルを含む層
を酸化膜と共に除去することができ、半導体薄膜の上面
を清浄にすることができる。また、ドライエッチングに
よってチャネル保護膜をパターン形成するので、半導体
薄膜に微小欠陥、例えばピンホールが形成されていても
ゲート絶縁膜を損傷させることがない。したがって、ト
ランジスタ特性を安定させることができると共に、製品
歩留まりを低下させないようにすることができる。

【０００７】

【発明の実施の形態】図１〜図５はそれぞれこの発明の
第１実施形態における薄膜トランジスタの各製造工程を
示したものである。そこで、これらの図を順に参照しな
がら、この実施形態における薄膜トランジスタの製造方
法について説明する。

【０００８】まず、図１に示すように、ガラス基板（絶
縁性基板）２１の上面にスパッタ法によりアルミニウム
（Ａｌ）やタンタル（Ｔａ）等からなるゲートメタル層
（図示せず）を成膜してパターニングすることにより、
ガラス基板２１の上面の所定の箇所にゲート電極２２を
形成する。次に、ゲート電極２２を含むガラス基板２１
の上面にプラズマＣＶＤ法により窒化シリコン（ＳｉＮ
_X）等からなるゲート絶縁膜２３、真性アモルファスシ
リコン（ａ−Ｓｉ）からなる半導体薄膜２４を順次成膜
する。次に、プラズマＣＶＤ法により酸素プラズマ処理
すると、半導体薄膜２４の上面に酸化シリコン（ＳｉＯ
_X）からなる酸化膜２５が形成される。この場合、プラ
ズマＣＶＤ装置をアノード給電方式にすると、半導体薄
膜２４の上面を損傷することなく酸化膜２５を形成する
ことができる。次に、酸化膜２５の上面にプラズマＣＶ
Ｄ法により窒化シリコン等からなるチャネル保護膜形成
層２６を成膜する。次に、チャネル保護膜形成層２６の
上面であってゲート電極２２上の所定の箇所にレジスト
パターン２７を形成する。次に、レジストパターン２７
をマスクとしてチャネル保護膜形成層２６を後述するエ
ッチングガスを用いてプラズマエッチング（ドライエッ
チング）すると、図２に示すように、レジストパターン
２７下にチャネル保護膜２８が形成される。なお、この
場合のプラズマエッチングについては後で詳しく説明す
る。

【０００９】次に、レジストパターン２７を剥離液を用
いて剥離した後、半導体薄膜２４の上面をフッ化アンモ
ニウム（ＮＨ₄Ｆ）等を用いて清浄処理すると、図３に
示すように、チャネル保護膜２８下以外の領域における
酸化膜２５が除去される。この場合、チャネル保護膜形
成層２６のパターニング時やレジストパターン２７の剥
離時にパーティクルが発生し、このパーティクルが酸化
膜２５の上面に形成されても、このパーティクルは清浄
処理によって酸化膜２５と共に除去される。次に、図４
に示すように、チャネル保護膜２８を含む半導体薄膜２
４の上面にプラズマＣＶＤ法によりリン等が混入された
ｎ⁺型アモルファスシリコン（ｎ⁺ａ−Ｓｉ）からなるオ
ーミック層２９を成膜し、次いでその上面にスパッタ法
によりソース・ドレインメタル層３０を成膜する。次
に、ソース・ドレインメタル層３０の上面における所定
の箇所にレジストパターン３１を形成し、このレジスト
パターン３１をマスクとしてソース・ドレインメタル層
３０、オーミック層２９および半導体薄膜２４をエッチ
ングすると、図５に示すように、ソース・ドレインメタ
ル層３０、オーミック層２９および半導体薄膜２４のそ
れぞれ不要な部分が除去されて、ソース・ドレイン領域
３２、３２およびチャネル領域３３がデバイス領域に島
状に形成され、またソース・ドレイン領域３２、３２上
にソース・ドレイン電極３４、３４が形成される。その
後、レジストパターン３１を剥離する。かくして、逆ス
タガ式・チャネル保護膜型の薄膜トランジスタが完成す
る。

【００１０】ところで、図６は平行平板電極型・アノー
ド給電方式のドライエッチング装置の概略構成を示した
ものである。このドライエッチング装置は、内部に反応
室４１が設けられた装置本体４２を備えている。反応室
４１内の上部には上部電極（アノード電極）４３が設け
られ、下部には下部電極（カソード電極）４４が設けら
れている。下部電極４４は接地され、上部電極４３には
高周波電源４５から高周波が印加されるようになってい
る。反応室４１内の上部電極４３側には装置本体４２の
外部から反応室４１内にエッチングガスを導入するため
のガス導入口４６が設けられ、下部電極４４側には反応
室４１内のガスを排出するためのガス排出口４７が設け
られている。エッチングガスは、四フッ化炭素（Ｃ
Ｆ₄）あるいは六フッ化硫黄（ＳＦ₆）等のフッ素系ガス
や、これらフッ素系ガスに酸素（Ｏ₂）あるいはヘリウ
ム（Ｈｅ）等を添加したものからなっている。反応室４
１内の側部には分光器４８および受光部４９が設けられ
ている。

【００１１】次に、このドライエッチング装置を用い
て、レジストパターン２７をマスクとしてチャネル保護
膜形成層２６をプラズマエッチングするには、下部電極
４４の上面にガラス基板２１を配置し、反応室４１内の
ガスをガス排出口４７から排出した後、ガス導入口４６
からエッチングガスを反応室４１内に導入し、高周波を
上部電極４３に印加する。すると、両電極４３、４４間
の放電によりエッチングガスが解離して活性化され、こ
の活性化されたエッチングガスがチャネル保護膜形成層
２６と反応し、エッチング生成物がガスとなって排出さ
れるためエッチングが行なわれる。この場合、エッチン
グ生成物の発光スペクトルを分光器４８を用いて検出
し、検出したエッチング生成物の発光スペクトルにおけ
る発光強度の変化からプラズマエッチングの終点を知る
ことができる。

【００１２】すなわち、具体的な一例を示して説明する
と、図７はチャネル保護膜形成層２６が窒化シリコンか
らなり、酸化膜２５が酸化シリコンからなる場合のエッ
チング時間とエッチング生成物である窒素の発光スペク
トル（Ｎ₂：３３７ｎｍバンド）の発光強度との関係を
示したものである。この図から分かるように、プラズマ
エッチングを始めてから所定の時間、つまりエッチング
時間Ａまでは発光強度が高い状態にあるが、エッチング
時間Ａを過ぎると発光強度が急速にノイズレベルに低下
する。これは、チャネル保護膜形成層２６をプラズマエ
ッチングしている間はエッチング生成物として窒素が発
生するが、チャネル保護膜形成層２６が除去されると窒
素が発生しなくなるからである。したがって、発光スペ
クトルの発光強度がノイズレベルになるＡ点がプラズマ
エッチングの終点となる。また、平行平板電極型・アノ
ード給電方式のドライエッチング装置は、化学的エッチ
ング機構が主体になるので、エッチングガスにフッ素系
のガスを用いると、酸化シリコンよりも窒化シリコンの
方がエッチングレートが速く、酸化シリコンと窒化シリ
コンとの選択比をとることができ、チャネル保護膜形成
層２６が除去されて酸化膜２５が露出すると、急激にエ
ッチングレートが低下する。したがって、実質的にチャ
ネル保護膜形成層２６のみを除去してプラズマエッチン
グを停止することができる。

【００１３】このように、この薄膜トランジスタの製造
方法では、半導体薄膜２４とチャネル保護膜形成層２６
との間に酸化膜２５を形成したので、チャネル保護膜形
成層２６のパターニング時やレジストパターン２７の剥
離時にパーティクルが発生し、このパーティクルを含む
層が酸化膜２５の上面に形成されて、酸化膜２５の上面
を汚染することがあっても、半導体薄膜２４の上面を汚
染することがなく、その後の清浄処理によってパーティ
クルを含む層を酸化膜２５と共に除去することができ、
半導体薄膜２４の上面を清浄にすることができる。ま
た、ドライエッチングによってチャネル保護膜２８をパ
ターン形成するので、半導体薄膜２４に微小欠陥、例え
ばピンホールが形成されていてもゲート絶縁膜２２を損
傷させることがない。したがって、トランジスタ特性を
安定させることができると共に、製品歩留まりを低下さ
せないようにすることができる。また、半導体薄膜２４
とチャネル保護膜形成層２６との間に酸化膜２５を形成
したので、半導体薄膜２４とチャネル保護膜形成層２６
との選択比をとることができ、チャネル保護膜形成層２
６をドライエッチングすることができ、液劣化や気温の
変動等が加工性に影響するウエットエッチングにおける
問題が起こらない。

【００１４】次に、図８および図９を順に参照しなが
ら、この発明の第２実施形態における薄膜トランジスタ
の製造方法について説明するに、この第２実施形態で
は、上記第１実施形態の図２に示す工程まで同じである
ので、それ以後の工程から説明する。

【００１５】上記第１実施形態の図２に示す工程後に、
図８に示すように、レジストパターン２７を酸素ガスを
用いてプラズマエッチングすると、レジストパターン２
７がアッシング処理（灰化処理）されて剥離される。こ
の場合、半導体薄膜２４の上面には酸化膜２５が形成さ
れているので、酸素プラズマによって半導体薄膜２４が
損傷を受けることがない。また、アッシング処理による
パーティクルは酸化膜２５の上面に付着するが、半導体
薄膜２４は汚染されない。次に、図９に示すように、チ
ャネル保護膜２８をマスクとして酸化膜２５をアルゴン
（Ａｒ）、ヘリウム（Ｈｅ）、水素（Ｈ₂）等を用いて
イオンエッチングすると、チャネル保護膜２８下以外の
領域における酸化膜２５が除去される。以下、上記第１
実施形態の図３に示す工程と同じであるので、これ以後
の工程は省略する。

【００１６】ところで、レジストパターン２７を酸素ガ
スを用いてプラズマエッチングするには、図６に示すよ
うな平行平板電極型・アノード給電方式のドライエッチ
ング装置を用いる。すなわち、下部電極４４の上面にガ
ラス基板２１を配置し、反応室４１内のガスをガス排出
口４７から排出した後、ガス導入口４６から酸素ガスを
反応室４１内に導入し、高周波を上部電極４３に印加す
る。すると、両電極４３、４４間の放電により酸素プラ
ズマが発生し、この酸素プラズマがレジストパターン２
７と反応し、エッチング生成物がガスとなって排出され
るためエッチングが行なわれる。また、イオンエッチン
グ処理には、図６に示すような平行平板電極型・アノー
ド給電方式のドライエッチング装置を用いるか、プラズ
マＣＶＤ装置を用いる。プラズマＣＶＤ装置を用いる場
合、アノード給電方式であってもカソード給電方式であ
ってもよい。

【００１７】このように、この薄膜トランジスタの製造
方法では、半導体薄膜２４とチャネル保護膜形成層２６
との間に酸化膜２５を形成したので、チャネル保護膜形
成層２６のパターニング時やレジストパターン２７の剥
離時にパーティクルが発生し、このパーティクルを含む
層が酸化膜２５の上面に形成されて、酸化膜２５の上面
を汚染することがあっても、第１実施形態と同様に、半
導体薄膜２４の上面を汚染することがなく、その後のイ
オンエッチングによってパーティクルを含む層を酸化膜
２５と共に除去することができ、半導体薄膜２４の上面
を清浄にすることができる。また、ドライエッチングに
よってチャネル保護膜２８をパターン形成するので、半
導体薄膜２４に微小欠陥、例えばピンホールが形成され
ていてもゲート絶縁膜２２を損傷させることがない。し
たがって、トランジスタ特性を安定させることができる
と共に、製品歩留まりを低下させないようにすることが
できる。また、半導体薄膜２４とチャネル保護膜形成層
２６との間に酸化膜２５を形成したので、第１実施形態
と同様に、半導体薄膜２４とチャネル保護膜形成層２６
との選択比をとることができ、チャネル保護膜形成層２
６をドライエッチングすることができる。したがって、
液劣化や気温の変動等が加工性に影響するというウエッ
トエッチングにおける問題が起こらない。また、チャネ
ル保護膜形成層２６のエッチング、レジストパターン２
７の剥離および酸化膜２５の除去を全てドライ処理で行
なうことができ、ウエット処理で問題となる水、剥離
液、乾燥不良等の汚染源を無くすことができ、半導体薄
膜２４の上面を清浄にすることができる。

【００１８】次に、図１０〜図１４を順に参照しなが
ら、この発明の第３実施形態における薄膜トランジスタ
の製造方法について説明するに、この第３実施形態で
は、上記第１実施形態の図２に示す工程まで同じである
ので、それ以後の工程から説明する。

【００１９】上記第１実施形態の図２に示す工程後に、
図１０に示すように、レジストパターン２７を酸素ガス
を用いてプラズマエッチングすると、レジストパターン
２７がアッシング処理されて剥離される。この場合、半
導体薄膜２４の上面には酸化膜２５が形成されているの
で、酸素プラズマによって半導体薄膜２４が損傷を受け
ることがない。また、アッシング処理によるパーティク
ルは酸化膜２５の上面に付着するが、半導体薄膜２４は
汚染されない。次に、図１１に示すように、チャネル保
護膜２８をマスクとしてリンイオン等の不純物を注入す
ると、チャネル保護膜２８下以外の領域における酸化膜
２５が除去されると共に、図１２に示すように、チャネ
ル保護膜２８下の半導体薄膜２４に真性領域からなるチ
ャネル領域５１が形成され、その両端の半導体薄膜２４
にソース・ドレイン領域となる不純物注入領域５２が形
成される。この場合、汚染された酸化膜２５は不純物の
注入によって破壊されて除去されるので、不純物注入領
域５２上にソース・ドレインメタル層３０を成膜すれ
ば、後述するソース・ドレイン領域５２ａ、５２ａとソ
ース・ドレイン電極３４、３４とのオーミックコンタク
トをとることができる。

【００２０】次に、図１３に示すように、チャネル保護
膜２８を含む不純物注入領域５２の上面にスパッタ法に
よりクロム（Ｃｒ）、アルミニウム（Ａｌ）等からなる
ソース・ドレインメタル層３０を成膜する。次に、ソー
ス・ドレインメタル層３０の上面における所定の箇所に
レジストパターン３１を形成し、このレジストパターン
３１をマスクとしてソース・ドレインメタル層３０およ
び不純物注入領域５２をエッチングすると、図１４に示
すように、ソース・ドレインメタル層３０および不純物
注入領域５２のそれぞれ不要な部分が除去されて、チャ
ネル領域５１およびその両端の不純物注入領域５２から
なるソース・ドレイン領域５２ａ、５２ａを備えた半導
体薄膜２４がデバイス領域に島状に形成され、またソー
ス・ドレイン領域５２ａ、５２ａ上にソース・ドレイン
電極３４、３４が形成される。その後、レジストパター
ン３１を剥離する。かくして、逆スタガ式・チャネル保
護膜型の薄膜トランジスタが完成する。

【００２１】ところで、レジストパターン２７を酸素ガ
スを用いてプラズマエッチングするには、図６に示すよ
うな平行平板電極型・アノード給電方式のドライエッチ
ング装置を用いる。すなわち、下部電極４４の上面にガ
ラス基板２１を配置し、反応室４１内のガスをガス排出
口４７から排出した後、ガス導入口４６から酸素ガスを
反応室４１内に導入し、高周波を上部電極４３に印加す
る。すると、両電極４３、４４間の放電により酸素プラ
ズマが発生し、この酸素プラズマがレジストパターン２
７と反応し、エッチング生成物がガスとなって排出され
るためエッチングが行なわれる。

【００２２】このように、この薄膜トランジスタの製造
方法では、半導体薄膜２４とチャネル保護膜形成層２６
との間に酸化膜２５を形成したので、チャネル保護膜形
成層２６のパターニング時やレジストパターン２７の剥
離時にパーティクルが発生し、このパーティクルを含む
層が酸化膜２５の上面に形成されて、酸化膜２５の上面
を汚染することがあっても、第１実施形態と同様に、半
導体薄膜２４の上面を汚染することがなく、その後のイ
オンエッチングによってパーティクルを含む層を酸化膜
２５と共に除去することができ、半導体薄膜２４の上面
を清浄にすることができる。また、ドライエッチングに
よってチャネル保護膜２８をパターン形成するので、半
導体薄膜２４に微小欠陥、例えばピンホールが形成され
ていてもゲート絶縁膜２２を損傷させることがない。し
たがって、トランジスタ特性を安定させることができる
と共に、製品歩留まりを低下させないようにすることが
できる。また、半導体薄膜２４とチャネル保護膜形成層
２６との間に酸化膜２５を形成したので、第１実施形態
と同様に、半導体薄膜２４とチャネル保護膜形成層２６
との選択比をとることができ、チャネル保護膜形成層２
６をドライエッチングすることができる。したがって、
液劣化や気温の変動等が加工性に影響するというウエッ
トエッチングにおける問題が起こらない。また、第２実
施形態と同様に、チャネル保護膜形成層２６のエッチン
グ、レジストパターン２７の剥離および酸化膜２５の除
去を全てドライ処理で行なうことができ、ウエット処理
で問題となる水、剥離液、乾燥不良等の汚染源を無くす
ことができ、半導体薄膜２４の上面を清浄にすることが
できる。また、チャネル保護膜２８をマスクとして不純
物を注入することにより、チャネル保護膜２８下以外の
領域における酸化膜２５を除去することができると共
に、チャネル保護膜２８下以外の領域における半導体薄
膜２４にソース・ドレイン領域５２ａ、５２ａとなる不
純物注入領域５２を形成することができるので、薄膜ト
ランジスタの製造工程を簡略化することができる。

【００２３】なお、上記第１〜第３実施形態では、ゲー
ト絶縁膜２３、半導体薄膜２４、酸化膜２５、チャネル
保護膜形成層２６をプラズマＣＶＤ装置を用いて連続し
て成膜したが、これに限らず、水銀灯等の紫外線照射装
置を用いて半導体薄膜２４の上面に酸化膜２５を形成す
るようにしてもよい。すなわち、空気中で紫外線照射装
置から１００〜４００ｎｍ程度、望ましくは２４０ｎｍ
以下の紫外線を半導体薄膜２４に照射すると、以下の化
学反応式（１）〜（４）に示すように、紫外線が空気中
の酸素と反応して原子状の酸素（Ｏ）やオゾン（Ｏ₃）
が発生し、この原子状の酸素やオゾンがシリコンを酸化
する。Ｏ₂→Ｏ＋Ｏ（１）Ｏ＋Ｏ₂→Ｏ₃（２）Ｓｉ＋２Ｏ→ＳｉＯ₂（３）３Ｓｉ＋２Ｏ₃→３ＳｉＯ₂（４）

【００２４】

【発明の効果】以上説明したように、この発明によれ
ば、半導体薄膜とチャネル保護膜形成層との間に酸化膜
を形成したので、チャネル保護膜形成層のパターニング
時やレジストパターンの剥離時にパーティクルが発生
し、このパーティクルを含む層が酸化膜の上面に形成さ
れて、酸化膜の上面を汚染することがあっても、半導体
薄膜の上面を汚染することがなく、その後の清浄処理に
よってパーティクルを含む層を酸化膜と共に除去するこ
とができ、半導体薄膜の上面を清浄にすることができ
る。また、ドライエッチングによってチャネル保護膜を
パターン形成するので、半導体薄膜に微小欠陥、例えば
ピンホールが形成されていてもゲート絶縁膜を損傷させ
ることがない。したがって、トランジスタ特性を安定さ
せることができると共に、製品歩留まりを低下させない
ようにすることができる。

【図面の簡単な説明】

【図１】この発明の第１実施形態における薄膜トランジ
スタの製造に際し、ガラス基板上に半導体薄膜、酸化
膜、チャネル保護膜形成層およびレジストパターンを順
次形成し、レジストパターンをマスクとしてプラズマエ
ッチングする様子を示す断面図。

【図２】同薄膜トランジスタの製造に際し、レジストパ
ターン下にチャネル保護膜をパターン形成した状態の断
面図。

【図３】同薄膜トランジスタの製造に際し、チャネル保
護膜下以外の領域における酸化膜を除去した状態の断面
図。

【図４】同薄膜トランジスタの製造に際し、半導体薄膜
上にオーミック層、ソース・ドレインメタル層およびレ
ジストパターンを順次形成した状態の断面図。

【図５】同薄膜トランジスタの製造に際し、パターニン
グして素子分離すると共に、ソース・ドレイン電極を形
成した状態の断面図。

【図６】同薄膜トランジスタの製造に用いるドライエッ
チング装置の概略構成図。

【図７】放電発光強度とエッチング時間の関係を示すグ
ラフ。

【図８】この発明の第２実施形態における薄膜トランジ
スタの製造に際し、レジストパターンをプラズマエッチ
ングによって剥離する様子を示す断面図。

【図９】同薄膜トランジスタの製造に際し、酸化膜をイ
オンエッチングによって除去する様子を示す断面図。

【図１０】この発明の第３実施形態における薄膜トラン
ジスタの製造に際し、レジストパターンをプラズマエッ
チングによって剥離する様子を示す断面図。

【図１１】同薄膜トランジスタの製造に際し、チャネル
保護膜をマスクとして不純物を注入する様子を示す断面
図。

【図１２】同薄膜トランジスタの製造に際し、チャネル
保護膜下以外の領域における半導体薄膜に不純物を注入
した状態の断面図。

【図１３】同薄膜トランジスタの製造に際し、半導体薄
膜上にソース・ドレインメタル層およびレジストパター
ンを順次形成した状態の断面図。

【図１４】同薄膜トランジスタの製造に際し、パターニ
ングして素子分離すると共に、ソース・ドレイン電極を
形成した状態の断面図。

【図１５】従来の薄膜トランジスタの製造に際し、ガラ
ス基板上に半導体薄膜、チャネル保護膜形成層およびレ
ジストパターン等を順次形成した状態の断面図。

【図１６】同薄膜トランジスタの製造に際し、レジスト
パターン下にチャネル保護膜をパターン形成した状態の
断面図。

【図１７】同薄膜トランジスタの製造に際し、レジスト
パターンを剥離した状態を示す断面図。

【図１８】同薄膜トランジスタの製造に際し、半導体薄
膜上にオーミック層、ソース・ドレインメタル層および
レジストパターンを順次形成した状態の断面図。

【図１９】同薄膜トランジスタの製造に際し、パターニ
ングして素子分離すると共に、ソース・ドレイン電極を
形成した状態の断面図。

【符号の説明】

２１ガラス基板２２ゲート電極２３ゲート絶縁膜２４半導体薄膜２５酸化膜２６チャネル保護膜形成層２７レジストパターン２８チャネル保護膜

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に成膜された半導体薄膜の
上面に酸化膜およびチャネル保護膜形成層を順次形成
し、該チャネル保護膜形成層の上面にレジストパターン
を形成し、該レジストパターンをマスクとして前記チャ
ネル保護膜形成層をドライエッチングし、これによりチ
ャネル保護膜をパターン形成することを特徴とする薄膜
トランジスタの製造方法。
【請求項２】前記ドライエッチングは、フッ素原子を
含むエッチングガスを用いて行なうプラズマエッチング
であることを特徴とする請求項１記載の薄膜トランジス
タの製造方法。
【請求項３】前記酸化膜は酸化シリコンであり、前記
チャネル保護膜形成層は窒化シリコンであることを特徴
とする請求項１または２記載の薄膜トランジスタの製造
方法。