JPH0878691A - ゲイト絶縁膜の処理方法およびゲイト絶縁膜の処理装 置 - Google Patents

ゲイト絶縁膜の処理方法およびゲイト絶縁膜の処理装 置

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Abstract

(57)【要約】 【目的】 劣化・経時変化の少ない薄膜トランジスタ
（ＴＦＴ）を得るためのゲイト絶縁膜を４００〜７００
℃、好ましくは、４５０〜６５０℃の低温で得る方法を
提供する。 【構成】 ＣＶＤ法もしくはＰＶＤ法によって結晶性珪
素の活性層上に堆積した酸化珪素膜を熱的に励起もしく
は分解させた窒素酸化物（Ｎ2 Ｏ等）もしくは窒化水素
（ＮＨ3 等）雰囲気において４００〜７００℃の温度で
アニールすることによって酸化膜中、特に珪素と酸化珪
素の界面に多量に存在する珪素−水素結合（Si-H) を、
珪素−窒素結合 (Si≡N)等に置き換えることによって、
該酸化珪素膜をホットエレクトロン等に耐えられるだけ
の丈夫なものとし、これをゲイト絶縁膜として用いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ガラス等の絶縁基板、
あるいは各種基板上に形成された絶縁性被膜上に設けら
れた珪素膜を用いた絶縁ゲイト構造を有する半導体装
置、例えば、薄膜トランジスタ（ＴＦＴ）や薄膜ダイオ
ード（ＴＦＤ）、またはそれらを応用した薄膜集積回
路、特にアクティブ型液晶表示装置（液晶ディスプレ
ー）用薄膜集積回路、およびその作製方法に関するもの
であり、特に、最高プロセス温度が７００℃以下の低温
プロセスによって上記半導体装置を形成するためのゲイ
ト絶縁膜の処理方法およびゲイト絶縁膜の処理装置に関
する。
【０００２】
【従来の技術】近年、ガラス等の絶縁基板上にＴＦＴを
有する半導体装置、例えば、ＴＦＴを画素の駆動に用い
るアクティブ型液晶表示装置やイメージセンサー等が開
発されている。これらの基板としては、量産性・価格の
面から歪点が７５０℃以下、典型的には５５０〜６８０
℃のガラス基板が一般に用いられている。したがって、
このようなガラス基板を用いる場合には、最高プロセス
温度が７００℃以下、好ましくは６５０℃以下とするこ
とが要求された。
【０００３】これらの装置に用いられるＴＦＴには、薄
膜状の珪素半導体を用いるのが一般的である。薄膜状の
珪素半導体としては、非晶質珪素半導体（ａ−Ｓｉ）か
らなるものと結晶性を有する珪素半導体からなるものの
２つに大別される。非晶質珪素半導体は作製温度が低
く、気相法で比較的容易に作製することが可能で量産性
に富むため、最も一般的に用いられているが、電界効果
移動度、導電率等の物性が結晶性を有する珪素半導体に
比べて劣るため、今後、より高速特性を得るためには、
結晶性を有する珪素半導体からなるＴＦＴの作製方法の
確立が強く求められている。
【０００４】移動度の小さな非晶質珪素を用いたＴＦＴ
の場合には、ゲイト絶縁膜の特性はあまり問題とならな
かった。例えば、非晶質珪素を用いたＴＦＴでは、ゲイ
ト絶縁膜として酸化珪素よりも電気的特性に劣る窒化珪
素膜が用いられる。しかし、移動度の高い結晶性の珪素
膜を用いたＴＦＴでは、珪素膜自体の特性と同じくらい
にゲイト絶縁膜の特性も大きな問題であった。
【０００５】特に結晶性珪素膜を得る技術が向上するに
つれ、良質なゲイト絶縁膜に対する需要は非常に大きく
なった。なかでも、チャネル形成領域が実質的に１つの
単結晶もしくは複数の結晶からなっていても、全ての結
晶の方位が同じである結晶珪素被膜（このような結晶状
態をモノドメインという）よりなるＴＦＴでは、通常の
多結晶珪素を用いたＴＦＴと異なり、粒界の特性悪化に
対する寄与は非常に小さく、ほとんどゲイト絶縁膜の特
性によって、その電気特性が決定される。
【０００６】すなわち、通常の多結晶構造においては粒
界を構成する２つの結晶の結晶方位は互いに異なるもの
であり、その結果、高い粒界障壁（バリヤー）が生じ
る。しかし、モノドメイン構造においては、たとえ複数
の結晶からなっていたとしても、通常の多結晶における
粒界に相当する境界をはさむ２つの結晶の結晶方位が同
じであるため、このような境界においてはバリヤーは非
常に低く、単結晶とほとんど差がない。そのため、モノ
ドメイン構造においては、ＴＦＴの特性に対する粒界の
寄与は小さく、ほぼゲイト絶縁膜によって決定される。
【０００７】このような目的に適した優れたゲイト絶縁
膜としては、熱酸化膜が知られている。例えば、石英基
板のように高温に耐える基板上であれば、熱酸化法を用
いてゲイト絶縁膜を得ることができた。（例えば、特公
平３−７１７９３） しかし、熱酸化法によって、ゲイト絶縁膜として使用す
るに足る酸化珪素膜を得るには、９５０℃以上の高温が
必要であり、このような高温処理に耐えうる基板材料は
石英の他にはなかった。上述のような歪点の低いガラス
基板を使用するには、最高プロセス温度を７００℃以
下、好ましくは６５０℃以下とする必要があったのだ
が、熱酸化による方法はこの要請を満足できなかった。
【０００８】
【発明が解決しようとする課題】このような問題から、
ゲイト絶縁膜はスパッタ法等の物理的気相成長（ＰＶ
Ｄ）法、あるいはプラズマＣＶＤ法、熱ＣＶＤ法等の化
学的気相成長（ＣＶＤ）法を用いて作製せざるを得なか
った。これらの方法では最高プロセス温度は６５０℃以
下とすることができた。
【０００９】しかしながら、ＰＶＤ法、ＣＶＤ法によっ
て作製した絶縁膜は不対結合手や水素の濃度が高く、ま
た、界面特性も良くなかった。そのため、ホットエレク
トロン等の注入に対しても弱く、不対結合手や水素が原
因となって、電荷捕獲（再結合）中心が形成されやすか
った。また、耐圧も低かった。特に、結晶性の珪素との
界面においては、再結合中心が多く形成された。このた
め、ＴＦＴのゲイト絶縁膜として用いた場合に、電界移
動度やサブスレシュホールド特性値（Ｓ値）が、良くな
いという問題点、あるいはゲイト電極のリーク電流が多
く、オン電流の低下（劣化・経時変化）が大きいという
問題点があった。
【００１０】例えば、ＰＶＤ法であるスパッタ法を用い
る場合には、高純度の酸素と珪素からなる合成石英をタ
ーゲットとすれば、原理的には酸素と珪素の化合物の被
膜のみが形成される。しかし、得られる被膜の酸素と珪
素の比率が化学量論比に近くかつ、不対結合手の少ない
酸化珪素膜を得ることは極めて難しかった。例えば、ス
パッタガスとして酸素を用いれば、化学量論比に近い酸
化珪素膜を得ることができる。しかし、酸素は原子量が
小さく、スパッタ速度（堆積速度）が小さく、量産を考
慮した場合、スパッタガスとしては不適切であった。
【００１１】また、アルゴン等の雰囲気においては、十
分な成膜速度が得られたものの、酸素と珪素の比率が化
学量論比と異なり、ゲイト絶縁膜としては極めて不適当
なものであった。さらに、スパッタ雰囲気をどのように
しても珪素の不対結合手を低減することは難しく、成膜
後に水素アニールをおこなうことによって、珪素の不対
結合手Ｓｉ・もしくはＳｉＯ・をＳｉ−Ｈ、Ｓｉ−ＯＨ
として、安定化させることが必要であった。しかしなが
ら、Ｓｉ−Ｈ、Ｓｉ−ＯＨ結合は不安定で、ホットエレ
クトロン等の加速した電子によって、容易に切断され、
もとの珪素の不対結合手に変化してしまった。このよう
な弱い結合Ｓｉ−Ｈ、Ｓｉ−ＯＨの存在が上述のホット
エレクトロン注入による劣化の要因となったものであ
る。
【００１２】同様にプラズマＣＶＤ法を用いて作製され
た酸化珪素膜にもＳｉ−Ｈ、Ｓｉ−ＯＨの形で多くの水
素が含有されており、上記の問題の源泉となっていた。
加えて、比較的扱いやすい珪素源として、テトラ・エト
キシ・シラン（ＴＥＯＳ）を用いた場合には、炭素が酸
化珪素膜中に含まれるという問題もあった。本発明は、
このようなＰＶＤ法やＣＶＤ法で堆積された酸化珪素膜
の特性を改善する手段を提供するものである。
【００１３】
【課題を解決するための手段】本発明では、ＰＶＤ法も
しくはＣＶＤ法によって、島状の結晶性珪素を覆って堆
積された酸化珪素を主成分とするゲイト絶縁膜に対し
て、熱的に励起された、もしくは、熱分解された窒素を
有する反応性の高い気体雰囲気で４００〜７００℃の熱
アニールをおこなうことによって、酸化珪素膜を改質す
る。本発明で使用する気体としては、一酸化二窒素（Ｎ
2 Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（Ｎ2 Ｏ）等
の窒素酸化物（一般式でＮＯx ：０．５≦ｘ≦２．５で
表される）もしくはアンモニア（ＮＨ3 ）、ヒドラジン
（Ｎ2 Ｈ4 ）等の窒化水素（一般式でＮＨx ：１．５≦
ｘ≦３で表される）が好ましい。
【００１４】以下においては、熱的に励起もしくは分解
された窒素酸化物（もしくは窒化水素）を有する気体を
反応性窒素酸化物（反応性窒化水素）という。本発明に
おいては、反応性窒素酸化物（もしくは反応性窒化水
素）は窒素酸化物（窒化水素）のみからなっていてもよ
いし、アルゴンやその他の不活性な気体が混入されてい
てもよい。このような反応性窒素酸化物あるいは反応性
窒化水素を用いた熱アニールによって、酸化珪素膜の特
性、特に、珪素膜との界面における特性が改善される。
【００１５】上記のような反応性窒素酸化物あるいは窒
化水素を用いた熱アニールの工程の前後に、通常の（励
起状態の分子や活性種の濃度の低い）窒化水素や窒素酸
化物、あるいは水素、酸素、オゾン等の雰囲気で熱アニ
ールをおこなってもよい。また、例えば、反応性の窒素
酸化物での熱アニール処理の後に反応性の窒化水素での
熱アニール処理をおこなってもよいし、逆に、反応性の
窒化水素での熱アニール処理の後に反応性の窒素酸化物
での熱アニール処理をおこなってもよい。もちろん、反
応性の窒素酸化物のみ、あるいは反応性の窒化水素のみ
の熱アニール処理でもよい。ただし、この雰囲気に水
（Ｈ2 Ｏ）や炭酸ガス（ＣＯ、ＣＯ2 等）が混入してい
ることは好ましくない。水や炭酸ガスは１ｐｐｍ以下、
好ましくは１０ｐｐｂ以下とすべきである。
【００１６】本発明を実施するための装置の例を図１に
示す。本発明を実施するには最初に窒化水素もしくは窒
素酸化物を熱的に励起するための第１の反応室１と、第
１の反応室によって得られた反応性の窒素酸化物や窒化
水素を導入し、４００〜７００℃の温度でゲイト絶縁膜
を熱アニール処理するための第２の反応室が必要であ
る。図１（Ａ）においては、１が第１の反応室であり、
５が第２の反応室である。そして、これらの反応室やそ
の間の通路４は適切な温度に保たれる必要がある。ヒー
ター２、３、６はその目的のためのものである。第１の
反応室においては、気体を反応性とするために十分な高
温とすることが要求される。すなわち、その気体の分解
する温度以上とすることが必要である。最適な温度は気
体の種類によって異なるが、例えば、一酸化二窒素であ
れば、７５０〜９５０℃、アンモニアであれば、７５０
〜１０００℃とすることが望ましい。
【００１７】本発明においては、第２の反応室の温度の
下限は反応速度、上限は基板等の熱処理される物質によ
って決定され、これらを鑑みて、第２の反応室の温度と
しては４００〜７００℃、好ましくは４５０〜６５０℃
が適切である。第２の反応室の温度は高いほど、反応は
進行しやすいが、例えば、ガラス基板を使用する場合に
は、熱収縮等を引き起こすことがある。特に６５０〜７
００℃では、多くのガラス基板が熱収縮を引き起こし、
微細なパターンを形成する上で問題となる。ガラス基板
を使用する場合にはその歪点以下の温度とすることが望
まれる。
【００１８】第１の反応室と第２の反応室の間の通路４
の温度が極めて低い場合には、第１の反応室で励起され
た気体分子が基底状態に戻り、反応性が低下する。した
がって、反応性を維持するためには、通路４においても
適切な温度に保たれる必要がある。通路４の温度は第１
の反応室と第２の反応室の中間の温度であることが好ま
しい。すなわち、第１の反応室１の温度をＴA 、通路４
の温度をＴB 、第２の反応室５の温度をＴC とすると、
ＴA ≧ＴB ≧ＴC である。また、通路４の内壁は反応性
の気体分子が反応しないように、石英を主成分とする材
料によって構成することが望ましい。好ましくは、９０
ｍｏｌ％以上の酸化珪素よりなる高純度石英を用いると
良い。
【００１９】内壁が金属材料からなっていると、原子状
あるいは励起した分子が基底状態に戻ったり、再結合し
たりして安定化し、反応性でなくなる。しかし、内壁が
石英の場合には、そのような効果は小さく、例えば、第
１の反応室から５０〜１００ｃｍ離れていても、多くの
原子・分子が活性化状態にあった。第２の反応室５には
サセプター７に多数の基板８を乗せ、一度に多数の基板
が処理できるようにするとよい。本発明においては、第
１の反応室は、第２の反応室に比較してかなりの高温で
あり、高温の気体が第２の反応室に流入するため、温度
制御が難しいが、第２の反応室内において温度分布があ
ると、多数の基板を同時に均一に処理することはできな
い。したがって、通路４の長さや温度を最適化すること
によって、第２の反応室５の温度分布の均一性を高める
ことが必要である。また、雰囲気の圧力を大気圧より低
くすることも有効である。
【００２０】図１（Ａ）の例では、第１の反応室におい
て多くの気体分子を反応性とすることは難しい。という
のは、気体が励起されたり分解されたりするには、反応
室の壁から熱エネルギーを得る必要があるのであるが、
第１の反応室に滞留する間に反応室の壁に接触する機会
のある気体分子の数は全体のほんの一部であるからであ
る。厳密には、他の気体分子の運動エネルギーによって
も反応性となるが、与えられるエネルギーは他の気体分
子が直接、もしくは、間接に反応室の壁から得られたも
のである。もちろん、少数であっても反応性の分子が存
在すれば本発明は実施できる。しかし、その数が多けれ
ば、それだけ効果が大きいことは言うまでもない。
【００２１】多くの気体分子を反応性とするには、図１
（Ｂ）のように、第１の反応室の内部に金属等の比較的
熱を伝導しやすい、あるいは、赤外線を吸収しやすい材
料９を設ければよい。好ましくは、このような材料は網
状のように、表面積が大きく、気体の流れを妨げずに多
くの気体が接触できるようにすればよい。さらに好まし
くは、この材料９は触媒作用を有するものであるとよ
い。例えば、白金、パラジウム、（還元）ニッケル、チ
タン、バナジウム、コバルト等である。触媒は網状以外
に粉状もしくは粒状であってもよい。
【００２２】このような材料に触れると気体分子は反応
室の壁に触れた場合と同様に反応性となり、その表面積
が大きければ大きいほど、より多くの気体分子を反応性
とできる。さらに、このような材料が触媒作用を有すれ
ばより多くの反応性気体を得ることができる。また、例
えば、網状の金属９に電流を通じて、第１の反応室の温
度よりも高い温度とすることも有効である。以上のよう
な方法を採用すれば、図１（Ａ）の場合に比較して、第
１の反応室の温度をより低くすることも可能である。
【００２３】本発明におけるゲイト絶縁膜の作製方法と
しては、例えば、ＰＶＤ法としてはスパッタ法、ＣＶＤ
法としては、プラズマＣＶＤ法、減圧ＣＶＤ法、大気圧
ＣＶＤ法を用いればよい。その他の成膜方法を用いるこ
とも可能である。プラズマＣＶＤ法、減圧ＣＶＤ法とし
ては、ＴＥＯＳを原料とする方法を用いてもよい。プラ
ズマＣＶＤ法によってＴＥＯＳと酸素を原料として酸化
珪素膜を堆積するには、基板温度は２００〜５００℃と
することが望ましい。また、減圧ＣＶＤ法においてＴＥ
ＯＳとオゾンを用いた反応は比較的低温（例えば、３７
５℃±２０℃）で進行し、プラズマによるダメージが無
い酸化珪素膜を得ることができる。
【００２４】同様に減圧ＣＶＤ法によって、モノシラン
（ＳｉＨ4 ）と酸素（Ｏ2 ）、あるいはモノシランと一
酸化二窒素を原料としてもプラズマによるダメージが無
い酸化珪素膜が得られる。モノシランと一酸化二窒素の
組合せはプラズマＣＶＤ法に用いてもよい。また、プラ
ズマＣＶＤ法のうち、ＥＣＲ（電子サイクロトロン共
鳴）条件の放電を用いるＥＣＲ−ＣＶＤ法は、プラズマ
によるダメージが小さいので、より良好なゲイト絶縁膜
を形成することができる。
【００２５】本発明者の知見では、ある程度固い酸化珪
素を主成分とする絶縁膜がＴＦＴのゲイト絶縁膜として
適していた。具体的な指標としては、フッ化水素酸１、
フッ化アンモニウム５０、酢酸５０の比率で混合された
２３℃の緩衝フッ酸によるエッチングレートが１０００
Å／分以下、典型的には３００〜８００Å／分である酸
化珪素膜が好ましいことが明らかになった。平均して１
×１０17〜１×１０21原子／ｃｍ3 の窒素が含有されて
酸化珪素膜では、このようなエッチングレートの条件を
満たすものが多かった。
【００２６】本発明において活性層となる結晶性珪素を
形成するには、プラズマＣＶＤ法、減圧ＣＶＤ法等のＣ
ＶＤ法によって得られる非晶質珪素膜を出発材料として
用いるが、結晶化方法として大きく分けて２通りの方法
がある。第１は、非晶質珪素膜を形成した後、５００〜
６５０℃の温度で適切な時間の熱アニールを実施するこ
とにより、結晶化せしめる方法である。その結晶化の際
に、ニッケル、鉄、白金、パラジウム、コバルト等の非
晶質珪素の結晶化を促進する元素を添加してもよい。こ
れらの元素を添加すると、結晶化温度を低下させ、ま
た、結晶化時間を短縮することができる。
【００２７】これらの元素は高濃度に含有されていると
珪素の半導体特性を損なうので、結晶化に十分で、か
つ、半導体特性にほとんど影響のない低濃度であること
が望まれる。すなわち、２次イオン質量分析法（ＳＩＭ
Ｓ）によって測定した珪素膜における最小値が１×１０
15〜３×１０19原子／ｃｍ3 の濃度であることが好まし
い。このような結晶化を促進する元素の濃度分布は珪素
膜の処理方法によって変わるので、最小値は界面におい
て得られる場合もあるし、膜の中央付近において得られ
る場合もある。第２の方法としては、非晶質珪素膜にレ
ーザー等の強光を照射することによって結晶化させる、
いわゆるレーザーアニール法がある。上記、第１、第２
の方法のうち、いずれの方法を選択するかは本発明を実
施するものが必要とするＴＦＴの特性、利用できる装
置、設備投資額等を勘案して決定すればよい。
【００２８】また、第１の方法と第２の方法を組み合わ
せてもよい。例えば、熱アニールによって結晶化させた
後、レーザーアニール法によってさらに結晶性を高める
方法を用いてもよい。特に、ニッケル等の結晶化促進元
素を添加して熱アニールをおこなった場合には、結晶粒
界等に非晶質部分が残されることが観察されたが、この
ような非晶質部分を結晶化させるにはレーザーアニール
法が有効である。逆に、レーザーアニール法によって結
晶化させた珪素膜を、熱アニールすることにより、レー
ザーアニールによって生じた膜の応力歪みを緩和させる
ことができる。
【００２９】
【作用】ＣＶＤ法もしくはＰＶＤ法によって成膜した酸
化珪素膜には多くの珪素の不対結合手、あるいはＳｉ−
Ｈ結合やＳｉ−ＯＨ結合が含まれている。このような酸
化珪素膜を８００℃以上の高温で一酸化二窒素雰囲気で
処理すると、酸化珪素中のＳｉ−Ｈ結合は窒化あるいは
酸化され、Ｓｉ≡Ｎ、あるいはＳｉ2 ＝Ｎ−Ｏ結合、Ｓ
ｉ−Ｎ＝Ｏ結合等に変化する。Ｓｉ−ＯＨ結合も同様に
変化する。特にこの反応は酸化珪素と珪素の界面で進行
しやすく、結果として窒素は酸化珪素−珪素界面に集中
する。このような手段で界面付近に集中して添加される
窒素の量は、酸化珪素膜の平均的な濃度の１０倍以上に
なる。また、酸化珪素中に０．１〜１０原子％、代表的
には、１〜５原子％の窒素が含有せしめると、ゲイト絶
縁膜として好ましい。
【００３０】しかしながら、７５０℃以下の低温では、
このような反応は進行しなかった。これは、一酸化二窒
素がこのような低温では分解しないので、酸化珪素膜の
内部にまで進入するような活性な原子・分子が得られな
かったためである。すなわち、上記の反応においては、
一酸化二窒素の分解反応が律速となっていた。一酸化窒
素や二酸化窒素のような他の窒素酸化物でも最適な温度
は違っても同様であり、本発明の目的とするような４０
０〜７００℃、好ましくは、４５０〜６５０℃では酸化
珪素膜および酸化珪素膜と活性層との界面の改質は不可
能であった。
【００３１】ところが、本発明のように、このような窒
素酸化物を反応性のものとすると、その中に活性な原子
・分子が含有されているため、７００℃以下の温度にお
いても、酸化珪素膜の内部にまで進入して、上記の反応
を起こす。本発明は反応性となった窒素酸化物が適切な
条件のもとでは、反応性を長く保ち、空間的に移動させ
ることが可能であることに着目したものである。すなわ
ち、高温に加熱することにより、反応性とした窒素酸化
物を、より低温の反応室に導き、ゲイト絶縁膜と反応さ
せることができる。本発明においても熱アニールのため
に４００〜７００℃という温度は必要であるが、この温
度は窒素酸化物を分解するための温度ではなく、活性な
原子・分子が酸化珪素膜内部に進入するために必要な温
度である。
【００３２】同様な現象は熱酸化によって得られた酸化
珪素膜においては期待できない。すなわち、熱酸化膜は
極めて緻密であるため、活性な気体分子でも内部に進入
するためには９５０℃以上の高温としなければならない
からである。ＣＶＤ法もしくはＰＶＤ法によって成膜し
た酸化珪素膜は熱酸化膜に比較して不完全であるため、
上記のような６５０℃以下の温度で反応が進行するので
ある。そして、この反応の結果、ＣＶＤ法もしくはＰＶ
Ｄ法によって成膜したものであっても熱酸化膜に劣らな
い緻密な酸化珪素膜となり、また、酸化珪素と珪素の界
面に多く生じていた界面準位（その多くは不対結合手や
Ｓｉ−Ｈ結合等に由来する）を減少せしめることができ
るのである。
【００３３】同様な現象はアンモニア、ヒドラジン等の
窒化水素の雰囲気においても起こる。例えば、アンモニ
ア雰囲気で８５０℃以上の高温でＣＶＤ法やＰＶＤ法に
よって堆積された酸化珪素膜のアニールをおこなうと、
珪素の不対結合手やＳｉ−Ｈ結合やＳｉ−ＯＨ結合が窒
化され、Ｓｉ≡Ｎ等に変化する。この反応も６５０℃以
下では進行しないが、これは、アンモニアが分解して、
活性な窒素原子を得るには８５０℃以上の高温が必要だ
からである。
【００３４】したがって、予めアンモニアを反応性とし
ておけば、４００〜７００℃の低温であっても窒化反応
が進行する。なお、窒化水素での処理では、Ｓｉ−Ｈ結
合、Ｓｉ＝Ｏ結合が窒化され、Ｓｉ−Ｎ＝Ｈ2 となるこ
ともある。これは反応性でない場合でも同様である。こ
のような結合はその後に一酸化二窒素雰囲気でのアニー
ルによって、極めて安定なＳｉ≡Ｎ結合やＳｉ−Ｎ＝Ｏ
結合に変換される。
【００３５】なお、本発明においては窒化水素を用いた
場合と、窒素酸化物を用いた場合でゲイト絶縁膜に対す
る反応が異なる。そのことを図７を用いて説明する。図
７のａは結晶性珪素の活性層にスパッタ法によって酸化
珪素膜を堆積したものの窒素濃度を２次イオン質量分析
法（ＳＩＭＳ）によって分析したものである。定量値は
酸化珪素（ゲイト絶縁膜）部分においてのみ有効であ
り、１×１０18原子／ｃｍ3 の窒素が含有されている。
活性層とゲイト絶縁膜の界面付近では窒素濃度にピーク
が観察されるが、これは材料の不連続性による効果（マ
トリクス効果）によるもので、実際に窒素濃度が界面で
増大しているわけではない。
【００３６】これを図１の装置を用いて一酸化窒素およ
びアンモニア雰囲気でそれぞれ１時間アニールする。こ
の際、ＴA ＝８５０℃、ＴB ＝７５０℃、ＴC ＝６００
℃とする。このような処理を施した酸化珪素膜を同様に
ＳＩＭＳで分析すると、図７のｂおよびｃのようにな
る。一酸化二窒素で処理したｂにおいては、ａと同様に
界面で窒素濃度のピークが観察されるが、その最大値は
ａより２桁も大きい。これは、マトリクス効果の寄与も
もちろん存在するが、それ以上に、実際に界面付近に窒
素が集積していることを意味するものである。一方、ア
ンモニアで処理したｃにおいてはゲイト絶縁膜全般にお
いて窒素濃度が高まり、特に界面に集中して、観察され
るわけではない。このように、アンモニア処理すること
により、酸化珪素は酸化窒化珪素となる。
【００３７】本発明をスパッタ法によって成膜した酸化
珪素膜（特に、膜中の酸素濃度が化学量論比より少ない
酸化珪素膜）に適用した場合には特に効果が顕著であ
る。すなわち、このような膜を反応性の窒素酸化物雰囲
気でアニールすれば、不足した酸素を補うことができ、
酸化珪素膜の組成を化学量論比に近づけることが可能と
なるからである。同様に、反応性の窒化水素雰囲気での
アニールでは、酸素の入るべき位置に窒素が入ることに
より、電気的に安定な酸化窒化珪素膜となる。
【００３８】上記のことはスパッタ法による酸化珪素膜
の成膜が不利でないことを示すものである。すなわち、
従来、スパッタ法によって酸化珪素膜を形成するには、
組成を化学量論比に近づけるため、限られた条件の雰囲
気でしかおこなえなかった。例えば、雰囲気として、酸
素とアルゴンの混合雰囲気の系を考えると、酸素／アル
ゴン＞１という条件を満たすことが必要で、好ましく
は、純粋な酸素雰囲気でおこなうことが望まれた。その
ため、成膜速度が低く、量産に適さなかった。また、酸
素は反応性のガスであり、真空装置、チャンバー等が酸
化されることも問題であった。
【００３９】しかしながら、本発明によって、化学量論
組成より離れた組成の酸化珪素膜であっても、本発明に
よってゲイト絶縁膜として用いるに適する酸化珪素膜に
変換できるので、同じ酸素とアルゴンの混合雰囲気の系
においても、酸素／アルゴン≦１というように、成膜速
度に関してより有利な条件で実施することができる。例
えば、純粋なアルゴン雰囲気のように極めて成膜速度が
高く、安定した条件で成膜することも可能となった。
【００４０】本発明を、ＴＥＯＳ等の炭素を含む珪素源
を用いて、プラズマＣＶＤ法、減圧ＣＶＤ法等のＣＶＤ
法によって形成された酸化珪素膜に対して適用すると格
別の効果が得られる。これらの酸化珪素膜には炭素が多
量に含有され、特に、珪素膜との界面付近に存在する炭
素はＴＦＴの特性を低下させる原因であった。本発明に
おいて、特に反応性の窒素酸化物雰囲気でのアニールに
よって、酸化を進行させると、その際に、炭素も酸化さ
れ、炭酸ガスとして外部に放出され、膜中の炭素濃度を
低減させることができる。
【００４１】このプロセスを図５を用いて説明する。こ
の例では窒素酸化物として一酸化二窒素を用いる。反応
性の一酸化二窒素には原子状の窒素や酸素が多く含まれ
ている。これらは容易に酸化珪素膜の内部に進入するこ
とができる。そして、酸化珪素内部に存在する炭素（多
くはＳｉ−Ｃ結合という形で存在する）と原子状の酸素
が化合して化学的に極めて安定な炭酸ガスとなり、外部
に排出される。一方、炭素と結合していた珪素は不対結
合手が残るが、これは窒化されてＳｉ−Ｎ結合等に変換
される。
【００４２】本発明を、ニッケル、コバルト、鉄、白
金、パラジウム等の非晶質珪素膜の結晶化を促進する元
素を添加して結晶化させた結晶性珪素膜からなる活性層
に適用した場合には格別の効果を有する。このような結
晶化促進元素を添加して結晶化させた珪素膜の結晶性は
ことのほか良好であり、電界効果移動度も非常に高いも
のが得られたが、それだけにゲイト絶縁膜としても特性
のよいものが望まれていた。本発明によるゲイト絶縁膜
はそれにふさわしいものである。また、本発明のアニー
ル工程により、結晶粒界等に残存する非晶質領域も結晶
化でき、さらに結晶性を改善できる。
【００４３】本発明をレーザーアニールを施した珪素膜
を用いる活性層に対して適用した場合には、本発明のア
ニール工程の際に、ゲイト絶縁膜の特性が改善される効
果に加えて、レーザーアニールによって発生した珪素膜
に対する歪みを該アニール工程において同時に緩和でき
るという効果も有する。また、モノドメイン構造のよう
に極めて結晶性のよい珪素膜に用いた場合には、ゲイト
絶縁膜として熱酸化膜と同等の特性が要求されるが、本
発明によって処理されたＣＶＤ酸化膜、ＰＶＤ酸化膜は
その目的に適合するものである。
【００４４】
【実施例】
〔実施例１〕本実施例を図２に示す。本実施例は、ゲイ
ト絶縁膜としてスパッタ法によって形成された酸化珪素
膜を使用し、本発明による熱アニールを施してＮチャネ
ル型ＴＦＴを形成した例である。まず、基板１１（コー
ニング７０５９、１００ｍｍ×１００ｍｍ）上に下地の
酸化膜１２として、スパッタ法で酸化珪素膜を１０００
〜３０００Å、例えば２０００Å成膜した。この下地の
酸化珪素膜１２は基板からの汚染を防ぐためのものであ
る。酸化珪素膜は酸素雰囲気もしくは一酸化二窒素雰囲
気において、６４０℃で４時間の熱アニールをおこな
い、その表面の状態を安定化させた。
【００４５】次に、プラズマＣＶＤ法によって非晶質珪
素膜を１００〜１５００Å、例えば５００Å成膜した。
その後、ニッケル、鉄、白金、パラジウム、コバルト等
の結晶化を促進させる元素を非晶質珪素膜に微量添加し
てアニールし、結晶性珪素膜１３を得た。本実施例にお
いては、酢酸ニッケル溶液を非晶質珪素膜上に滴下し
て、スピンドライをおこなって、非晶質珪素膜上に酢酸
ニッケルの極めて薄い膜を形成した。その後、窒素雰囲
気中において、５５０℃、４時間の熱アニールを施すこ
とによってニッケルを非晶質珪素膜に導入し、結晶化せ
しめた。以上の工程の後、さらに、得られた結晶性珪素
膜の結晶性を向上させるためにレーザーアニールを施し
てもかまわない。（図２（Ａ））
【００４６】次に、結晶性珪素膜１３のエッチングをお
こなって島状珪素膜１４を形成した。この島状珪素膜１
４は、ＴＦＴの活性層である。そして、この島状珪素膜
１４を覆うように、ゲイト絶縁膜１５として厚さ２００
〜１５００Å、例えば１０００Åの酸化珪素膜をスパッ
タ法によって形成した。本実施例においては、合成石英
のターゲットを用い、酸素雰囲気中においてスパッタす
ることによって酸化珪素膜を形成した。スパッタガスと
しては、アルゴンを用いてもよい。なお、本実施例にお
いては、スパッタガスの圧力を１Ｐａ、投入電力を３５
０Ｗ、基板温度を２００℃とした。
【００４７】ゲイト絶縁膜１５を形成したのち、本発明
のアニール処理をおこなってゲイト絶縁膜、特に、ゲイ
ト絶縁膜と活性層の界面の特性を向上させた。本実施例
においては、図１に示す装置を用いた。また、アニール
に用いる気体として、一酸化二窒素を用いた。本実施例
においては、第１の反応室１の温度ＴA は７５０〜９５
０℃、第２の反応室５の温度ＴC は５００〜６５０℃が
好ましかった。本実施例では、ＴA は８５０℃、ＴB は
５５０℃とした。また、通路４の温度ＴB はその中間の
７５０℃とした。各反応室の圧力は０．５〜１．１気圧
が好ましかったが、より減圧雰囲気としてもよかった。
本実施例では１気圧とした。また、一酸化二窒素の流量
は本実施例では５ｌ／分とした。さらに、熱アニール時
間は、本実施例では０．５〜６時間、例えば、１時間と
した。この結果、酸化珪素膜中および珪素膜との界面に
おける水素が窒化あるいは酸化されて減少し、逆に界面
における窒素濃度が増加した。（図２（Ｂ））
【００４８】その後、厚さ３０００Å〜２μｍ、例えば
５０００Åのアルミニウム（１ｗｔ％のＳｉ、もしくは
０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ法に
よって形成して、これをパターニングしてゲイト電極１
６を形成した。そして、アンモニアによってｐＨ≒７に
調整した１〜３％の酒石酸のエチレングリコール溶液に
基板を浸し、白金を陰極、このアルミニウムのゲイト電
極１６を陽極として、陽極酸化をおこなった。陽極酸化
は、最初一定電流で１４０Ｖまで電圧を上げ、その状態
で１時間保持して終了させた。このようにして、厚さ約
２０００Åの陽極酸化物を形成した。（図２（Ｃ））
【００４９】その後、イオンドーピング法によって、島
状珪素膜１４にゲイト電極１６をマスクとして自己整合
的に不純物として燐を注入した。このときドーズ量は１
×１０14〜８×１０15原子／ｃｍ2 、加速電圧は５０〜
９０ｋＶが好ましかった。本実施例では、ドーズ量は１
×１０15原子／ｃｍ2 、加速電圧は８０ｋＶとした。こ
の結果、Ｎ型の不純物領域（ソース／ドレイン領域）１
７が形成された。（図２（Ｄ）） さらに、レーザー光の照射によってドーピングされた不
純物領域の活性化をおこなった。レーザー光としては、
ＫｒＦエキシマレーザー（波長２４８ｎｍ、パルス幅２
０ｎｓｅｃ）を使用し、エネルギー密度は２００〜４０
０ｍＪ／ｃｍ2、例えば２５０ｍＪ／ｃｍ2 とした。
【００５０】その後、全面に層間絶縁膜１８として酸化
珪素膜をプラズマＣＶＤ法によって３０００Å形成し、
この層間絶縁膜１８とゲイト絶縁膜１５をエッチングし
てソース／ドレイン領域１７にコンタクトホールを形成
した。さらに、アルミニウム膜をスパッタ法によって５
０００Å成膜して、これをエッチングし、ソース／ドレ
イン電極１９、２０を形成した。以上の工程によってＮ
チャネル型のＴＦＴを作製した。（図２（Ｅ））
【００５１】このようにして形成されたＴＦＴは、ゲイ
ト絶縁膜の耐性が優れているため、劣化が少なく、特性
の優れたＴＦＴが得られた。例えば、ドレイン電圧を＋
１４Ｖに固定し、ゲイト電圧を−１７〜＋１７Ｖまで、
変動させ、ＴＦＴの特性の劣化を評価した。最初に測定
して得られた電界効果移動度μ0 と、上記の電圧印加の
後に測定して得られた電界効果移動度μ10において、１
−（μ10／μ0 ）を劣化率と定義すると、本実施例で得
られたＴＦＴの劣化率は０．８％であった。比較のため
に、本発明のゲイト絶縁膜の熱アニール工程を一酸化二
窒素雰囲気ではなく、窒素雰囲気として、５５０℃／３
時間のアニール処理をおこなったものでは、他の作製条
件が全く同じでも、劣化率は５２．３％もあった。
【００５２】〔実施例２〕本実施例を図３に示す。本実
施例は、ゲイト絶縁膜としてＴＥＯＳおよび酸素を原料
ガスとしたプラズマＣＶＤ法によって堆積した酸化珪素
膜を使用し、本発明による熱アニールを施してＣＭＯＳ
型のＴＦＴを形成した例である。まず、基板２１（ＮＨ
テクノグラス製ＮＡ３５、１００ｍｍ×１００ｍｍ）上
に下地の酸化膜２２として、酸化珪素膜をスパッタ法で
２０００Å成膜した。
【００５３】次に、プラズマＣＶＤ法によって非晶質珪
素膜を５００Å成膜した。その後、実施例１と同様に、
酢酸ニッケル溶液をスピンドライをおこなうことによっ
て、非晶質珪素膜上に酢酸ニッケルの膜を形成した。そ
の後、窒素雰囲気中において、５５０℃、４時間の熱ア
ニールを施すことによって非晶質珪素膜にニッケルを導
入し、結晶化せしめた。その後、さらに結晶性を向上さ
せるためにＫｒＦエキシマーレーザー（波長２４８ｎ
ｍ）を用いて、レーザーアニールを施した。レーザーの
エネルギー密度は２５０〜３５０ｍＪ／ｃｍ2 が適当で
あった。本実施例では３００ｍＪ／ｃｍ2 とした。以上
のようにして、結晶性珪素膜２３を得ることができた。
このようにして得られた結晶性珪素膜は、比較的大きな
（〜１０μｍ□）結晶粒であり、かつ、その数倍〜１０
数倍の範囲において同一の結晶方位を示す、モノドメイ
ン構造を有していた。（図３（Ａ））
【００５４】次に、結晶性珪素膜２３をエッチングし
て、島状珪素膜２４、２５を形成した。この島状珪素膜
２４、２５はＴＦＴの活性層となるものである。本実施
例では、ランダムに活性層を形成したが、その中にＴＦ
Ｔのチャネル形成領域がモノドメイン構造であるものも
多く観察された。その後、この島状珪素膜２４、２５を
覆うように、ゲイト絶縁膜２６として厚さ２００〜１５
００Å、例えば１０００Åの酸化珪素膜を形成した。本
実施例においては、ＴＥＯＳおよび酸素を原料ガスとし
て、プラズマＣＶＤ法によって酸化珪素膜を形成した。
このとき、成膜条件としては、ガス圧を４Ｐａ、投入電
力を１５０Ｗ、基板温度を３５０℃とした。
【００５５】ゲイト絶縁膜を形成したのち、本発明のア
ニール処理をおこなってゲイト絶縁膜、特に、ゲイト絶
縁膜と活性層の界面の特性を向上させた。本実施例にお
いては、まず、基板を図１の熱アニール装置に置き、最
初は反応室５に水素を流し、３５０℃、２時間の熱アニ
ールを施した。この結果、酸化珪素膜中に存在する不対
結合を水素で埋めることができた。次に、一酸化二窒素
とアルゴンの混合気体（一酸化二窒素：アルゴン＝１：
１）を流し、第１の反応室１の温度ＴA は７００℃、通
路４の温度ＴB は６５０℃、第２の反応室の温度ＴC は
６００℃とした。反応室の圧力は１気圧、反応ガスの流
量は３ｌ／分、熱アニール時間は１時間とした。なお、
本実施例では、第１の反応室１には、網状の白金を触媒
として設けた。このため、第１の反応室の温度を実施例
１に比較して低下させ、また、一酸化二窒素の分解を促
進することができたので、より少量の一酸化二窒素によ
って、実施例１と同等な効果を得ることができた。
【００５６】以上の工程によって、酸化珪素膜中および
珪素膜との界面における水素が窒化あるいは酸化されて
減少した。この際、ＴＥＯＳを原料ガスとしたため、熱
アニール前の酸化珪素膜には炭素が含有されているが、
この炭素も酸化され、炭酸ガスとして放出されて減少し
た。こうしてゲイト絶縁膜として好ましい酸化珪素膜と
することができた。（図３（Ｂ）） その後、厚さ６０００Åの多結晶シリコン膜を減圧ＣＶ
Ｄ法によって形成して、これをパターニングしてゲイト
電極２７、２８を形成した。多結晶シリコン膜には導電
性を向上せしめるために微量の燐を添加した。（図３
（Ｃ））
【００５７】その後、イオンドーピング法によって、島
状珪素膜２４、２５にゲイト電極２７、２８をマスクと
して自己整合的に不純物を注入した。まず、Ｐチャネル
型のＴＦＴを形成する領域をフォトレジストのマスク２
９で覆って燐を注入し、Ｎ型不純物領域３０（ソース／
ドレイン領域）を形成した。このときドーズ量は１×１
０14〜８×１０15原子／ｃｍ2 、加速電圧は５０〜９０
ｋＶが好ましかった。本実施例では、ドーズ量を５×１
０14原子／ｃｍ2 、加速電圧は８０ｋＶとした。（図３
（Ｄ））
【００５８】その後、Ｎチャネル型のＴＦＴを形成する
領域をフォトレジストのマスク３１で覆って硼素を注入
し、Ｐ型不純物領域３２（ソース／ドレイン領域）を形
成した。このときドーズ量は１×１０14〜８×１０15原
子／ｃｍ2 、加速電圧は４０〜８０ｋＶが好ましかっ
た。本実施例では、ドーズ量を１×１０15原子／ｃ
ｍ2、加速電圧は６５ｋＶとした。（図３（Ｅ））
【００５９】さらに、レーザー光の照射によってドーピ
ングされた不純物領域３０、３２の活性化をおこなっ
た。レーザー光としては、ＫｒＦエキシマレーザー（波
長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を使用し、エネ
ルギー密度は２００〜４００ｍＪ／ｃｍ2 、例えば２５
０ｍＪ／ｃｍ2 とした。その後、全面に層間絶縁膜３３
として酸化珪素膜をプラズマＣＶＤ法によって５０００
Å形成し、この層間絶縁膜３３とゲイト絶縁膜２６をエ
ッチングしてソース／ドレイン領域３０、３２にコンタ
クトホールを形成した。さらに、アルミニウム膜をスパ
ッタ法によって５０００Å成膜して、エッチングをおこ
ない、ソース／ドレイン電極３４、３５、３６を形成し
て、ＣＭＯＳ型のＴＦＴを作製した。（図３（Ｆ））
【００６０】〔実施例３〕本実施例を図４に示す。本実
施例は、ＥＣＲ−ＣＶＤ法によって形成された酸化珪素
膜を使用し、本発明による熱アニールを施して、アクテ
ィブマトリクス回路のスイッチングトランジスタ（画素
ＴＦＴ）として、Ｐチャネル型のＴＦＴを形成した例で
ある。まず、基板４１（１００ｍｍ×１００ｍｍ）上に
下地の酸化膜４２として、減圧ＣＶＤ法で酸化珪素膜を
３０００Å成膜した。
【００６１】次に、プラズマＣＶＤ法によって非晶質珪
素膜を５００Å成膜した。その後、実施例１と同様に、
酢酸ニッケル溶液をスピンドライをおこなうことによっ
て、非晶質珪素膜上に酢酸ニッケルの膜を形成し、さら
に、窒素雰囲気中において、５５０℃、４時間の熱アニ
ールを施すことによって、結晶化せしめ、結晶性珪素膜
４３を得た。その後、結晶性を向上させるためにレーザ
ーアニールを施してもかまわない。（図３（Ａ））
【００６２】次に、結晶性珪素膜４３のパターニングを
おこなって島状珪素膜４４を形成した。この島状珪素膜
４４はＴＦＴの活性層となるものである。そして、この
島状珪素膜を覆うように、ゲイト絶縁膜として厚さ１２
００Åの酸化珪素膜４５を形成した。本実施例において
は、モノシラン（ＳｉＨ4 ）を原料ガス、一酸化二窒素
を酸化剤として用いたＥＣＲ−ＣＶＤ法によって酸化珪
素膜を形成した。このとき、酸化剤として一酸化二窒素
以外に、酸素（Ｏ2 ）、一酸化窒素（ＮＯ）、二酸化窒
素（ＮＯ2 ）等を使用してもかまわない。また、このと
きの成膜条件としては、基板加熱をおこなわず、マイク
ロ波（周波数２．４５ＭＨｚ）の投入電力を４００Ｗで
おこなった。
【００６３】なお、同じ原料ガス、酸化剤を用いて減圧
ＣＶＤ法によっても、同等な特性を有する酸化珪素膜が
得られる。その際には、圧力０．１〜１０ｔｏｒｒ、温
度３００〜５００℃とすればよい。ゲイト絶縁膜を形成
したのち、本発明のアニール処理をおこなってゲイト絶
縁膜の特性を向上させた。本実施例においては、図６に
示す装置を用いた。本装置においては、図１の第１の反
応室１に該当する部分は特に設けず、反応気体の導入管
６３の一部をヒーター６４により加熱することにより、
気体を反応性をして、反応室６１に導入する構成を有し
ている。反応室６１には複数のサセプター６５を設け、
それぞれに基板６６を設置した。反応室６１はヒーター
６２により、一定の温度に保たれる。本実施例において
は導入管６３の内径は２０〜２５ｍｍφとした。また、
ヒーター６４の位置から反応室までの距離は１０〜１５
０ｃｍが適当であった。
【００６４】図６の装置において、ヒーター６４の設け
られた部分の導入管の温度は気体の分解する温度とし、
さらに、該部分から反応室に至る部分の温度は、反応室
６１の温度ＴC よりも高くなるようにした。本実施例に
おいては熱アニール雰囲気として、アンモニアを用い
た。導入管６３に５ｌ／分の流量でアンモニアを流し
た。ヒーター６４では、温度が７５０〜１０００℃にな
るように設定するとよかった。反応室６１の温度は５０
０〜６５０℃が好ましかった。本実施例では、ヒーター
６４の温度は９００℃、反応室６１の温度は５５０℃と
した。上記の条件で、１時間の熱アニールを施した。こ
の結果、酸化珪素膜を窒化することができた。その後、
反応気体を一酸化二窒素雰囲気中に切り換えて、実施例
１、２と同様の条件でさらに熱アニールをおこなっても
よかった。（図４（Ｂ））
【００６５】その後、厚さ６０００Åのアルミニウム膜
をスパッタ法によって形成して、これをパターニングし
てゲイト電極４６を形成した。アルミニウム膜にはヒロ
ックを防止するために微量（０．１〜０．５重量％）の
スカンジウムを添加した。（図４（Ｃ）） その後、イオンドーピング法によって、島状珪素膜４４
にゲイト電極４６をマスクとして自己整合的に不純物と
して硼素を注入した。このときドーズ量は１×１０14〜
８×１０15原子／ｃｍ2 、加速電圧は４０〜８０ｋＶ、
例えばドーズ量を１×１０15原子／ｃｍ2 、加速電圧は
６５ｋＶとした。この結果、Ｐ型不純物領域４７（ソー
ス／ドレイン領域）が形成された。（図４（Ｄ））
【００６６】さらに、レーザー光の照射によってドーピ
ングされた不純物領域４７の活性化をおこなった。レー
ザー光としては、ＫｒＦエキシマレーザー（波長２４８
ｎｍ、パルス幅２０ｎｓｅｃ）を使用し、エネルギー密
度は２００〜４００ｍＪ／ｃｍ2 、例えば２５０ｍＪ／
ｃｍ2 とした。その後、全面に層間絶縁膜４８として酸
化珪素膜をプラズマＣＶＤ法によって３０００Å形成
し、この層間絶縁膜４８とゲイト絶縁膜４５をエッチン
グしてソース領域にコンタクトホールを形成した。さら
に、アルミニウム膜をスパッタ法によって５０００Å成
膜して、エッチングをおこない、ソース電極４９を形成
した。（図４（Ｅ））
【００６７】その後、パッシベーション膜５０として窒
化珪素膜をプラズマＣＶＤ法によって２０００Å形成し
た。そして、パッシベーション膜５０、層間絶縁膜４
８、ゲイト絶縁膜４５をエッチングして、ドレイン領域
にコンタクトホールを形成した。さらに、ＩＴＯ膜をス
パッタ法によって形成し、これをエッチングして画素電
極５１を形成した。以上の工程によって画素ＴＦＴを作
製した。（図４（Ｆ））
【００６８】
【発明の効果】上述のように、本発明によって、ＴＦＴ
の特性が大幅に改善された。すなわち、ゲイト絶縁膜と
活性層との界面においては再結合中心を低減することが
でき、この結果、Ｓ値および電界効果移動度が向上し
た。また、ゲイト絶縁膜自体の耐圧も向上させることが
でき、ＴＤＤＢ（ｔｉｍｅ ｄｅｐｅｎｄｅｎｃｅ ｄ
ｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ）も向上させ
ることができた。以上のようにゲイト絶縁膜と界面の特
性を向上させた結果、特に、ホットエレクトロンの注入
に対してゲイト絶縁膜に電子がトラップされるような欠
陥が少ないため、ホットエレクトロンに由来する劣化
（Ｈｏｔ Ｃａｒｒｉｅｒ Ｄｅｇｒａｄａｔｉｏｎ）
が低減し、信頼性が向上した。
【００６９】本発明では、素子に対する最高プロセス温
度を７００℃以下、好ましくは６５０℃以下とすること
でき、そのことによる工業的利益は格別のものがある。
実施例では、ガラス基板上のＴＦＴを中心に説明した
が、多層集積回路（立体集積回路、３次元集積回路とも
いう）等に本発明を適用しても優れた効果が得られるこ
とは明らかである。このように本発明は工業上有益な発
明である。
【図面の簡単な説明】
【図１】 本発明を実施するための装置の概念図を示
す。
【図２】 実施例１の工程を示す。
【図３】 実施例２の工程を示す。
【図４】 実施例３の工程を示す。
【図５】 本発明の効果を説明する。
【図６】 本発明を実施するための装置の概念図を示
す。
【図７】 本発明による処理を施した酸化珪素膜中の窒
素濃度を示す。
【符号の説明】
１・・・・第１の反応室 ２・・・・第１の反応室のヒーター ３・・・・通路のヒーター ４・・・・通路 ５・・・・第２の反応室 ６・・・・第２の反応室のヒーター ７・・・・サセプター ８・・・・基板 ９・・・・反応を促進させる材料（触媒等）

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 結晶性の島状珪素領域を覆ってＣＶＤ法
    もしくはＰＶＤ法によって堆積された酸化珪素を主成分
    とするゲイト絶縁膜に対して、熱的に励起もしくは分解
    せしめた窒素酸化物もしくは窒化水素を有する雰囲気に
    おいて、４００〜７００℃のアニール処理をすることを
    特徴とするゲイト絶縁膜の処理方法。
  2. 【請求項２】 請求項１において、第１の工程における
    島状珪素領域には非晶質珪素の結晶化を促進する元素が
    含まれており、その濃度は２次イオン質量分析法による
    測定で、珪素膜における濃度の最小値が１×１０15〜３
    ×１０19原子／ｃｍ3 であることを特徴とするゲイト絶
    縁膜の処理方法。
  3. 【請求項３】 請求項１において、該ゲイト絶縁膜はス
    パッタ法によって堆積されることを特徴とするゲイト絶
    縁膜の処理方法。
  4. 【請求項４】 請求項１において、該ゲイト絶縁膜はＥ
    ＣＲ−ＣＶＤ法によって堆積されることを特徴とするゲ
    イト絶縁膜の処理方法。
  5. 【請求項５】 請求項１において、該ゲイト絶縁膜はテ
    トラ・エトキシ・シラン（ＴＥＯＳ）を原料とするＣＶ
    Ｄ法によって堆積されることを特徴とするゲイト絶縁膜
    の処理方法。
  6. 【請求項６】 請求項１において、該ゲイト絶縁膜はモ
    ノシランと酸素もしくはモノシランと一酸化二窒素を主
    たる原料とする減圧ＣＶＤ法もしくはプラズマＣＶＤ法
    によって堆積されることを特徴とするゲイト絶縁膜の処
    理方法。
  7. 【請求項７】 請求項１において、基板として歪点が５
    ５０〜６８０℃の珪素、酸素、硼素を含有するガラス材
    料を用いることを特徴とするゲイト絶縁膜の処理方法。
  8. 【請求項８】 請求項１において、島状珪素領域は、チ
    ャネル形成領域が実質的に１つの結晶方位を示す珪素被
    膜よりなる絶縁ゲイト型半導体装置の活性層として用い
    られることを特徴とするゲイト絶縁膜の処理方法。
  9. 【請求項９】 請求項１において、窒素酸化物もしくは
    窒化水素を有する雰囲気における水および炭酸ガスの濃
    度は、それぞれ、１ｐｐｍ以下であることを特徴とする
    ゲイト絶縁膜の処理方法。
  10. 【請求項１０】 請求項１において、該ゲイト絶縁膜は
    酸化珪素を主成分とし、フッ化水素酸１、フッ化アンモ
    ニウム５０、酢酸５０の比率で混合された２３℃の緩衝
    フッ酸によるエッチングレートが１０００Å／分以下で
    あることを特徴とするゲイト絶縁膜の処理方法。
  11. 【請求項１１】 請求項１において、該ゲイト絶縁膜は
    酸化珪素を主成分とし、１×１０17〜１×１０21原子／
    ｃｍ3 の窒素を含有することを特徴とするゲイト絶縁膜
    の処理方法。
  12. 【請求項１２】 窒素酸化物もしくは窒化水素を加熱す
    ることによって、熱的に励起もしくは分解せしめる第１
    の反応室と、島状の結晶性珪素膜上にＣＶＤ法もしくは
    ＰＶＤ法によって堆積されたゲイト絶縁膜を加熱処理す
    るための第２の反応室とを有し、かつ、 第１の反応室を通過した窒素酸化物もしくは窒化水素は
    第２の反応室に導入される構造を有し、 前記第１の反応室の温度は前記第２の反応室の温度より
    も高く、かつ、前記第２の反応室の温度は４００〜７０
    ０℃であることを特徴とするゲイト絶縁膜の処理装置。
  13. 【請求項１３】 請求項１２において、該第１の反応室
    には、網状の金属が設けられていることを特徴とするゲ
    イト絶縁膜の処理装置。
  14. 【請求項１４】 請求項１２において、該第１の反応室
    には、触媒が設けられていることを特徴とするゲイト絶
    縁膜の処理装置。
  15. 【請求項１５】 請求項１２において、該第１の反応室
    と該第２の反応室を接続する通路の温度は第１の反応室
    の温度と第２の反応室の温度の中間であることを特徴と
    するゲイト絶縁膜の処理装置。
  16. 【請求項１６】 請求項１２において、該第１の反応室
    と該第２の反応室を接続する通路の内壁は９０ｍｏｌ％
    以上の酸化珪素よりなる材料によって形成されているこ
    とを特徴とするゲイト絶縁膜の処理装置。
  17. 【請求項１７】 請求項１２において、該第１の反応室
    の温度は、内部に導入される窒素酸化物もしくは窒化水
    素の分解する温度よりも高いことを特徴とするゲイト絶
    縁膜の処理装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100514603B1 (ko) * 2001-07-18 2005-09-14 닛본 덴끼 가부시끼가이샤 하이포플루오르산으로써 처리하여 비속박결합들이 감소된실리콘산화층, 실리콘산화층을 성장시키는 방법 및 그안의 비속박결합들을 비활성화시키기 위한 방법
JP2006332619A (ja) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100768879B1 (ko) * 2005-05-24 2007-10-22 미쓰비시덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917205B2 (ja) * 1995-11-30 2007-05-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH1055993A (ja) * 1996-08-09 1998-02-24 Hitachi Ltd 半導体素子製造用洗浄液及びそれを用いた半導体素子の製造方法
JP3844552B2 (ja) * 1997-02-26 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5998838A (en) 1997-03-03 1999-12-07 Nec Corporation Thin film transistor
US6551665B1 (en) * 1997-04-17 2003-04-22 Micron Technology, Inc. Method for improving thickness uniformity of deposited ozone-TEOS silicate glass layers
US6140251A (en) * 1997-12-10 2000-10-31 Intel Corporation Method of processing a substrate
US6274292B1 (en) 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US7804115B2 (en) 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6268282B1 (en) 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6281100B1 (en) 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6383951B1 (en) * 1998-09-03 2002-05-07 Micron Technology, Inc. Low dielectric constant material for integrated circuit fabrication
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
JP2000195821A (ja) * 1998-12-24 2000-07-14 Nec Corp 半導体製造方法及び装置
JP2000208775A (ja) * 1999-01-18 2000-07-28 Furontekku:Kk 半導体装置とその製造方法
US7067414B1 (en) 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
JP3604072B2 (ja) * 1999-11-08 2004-12-22 沖電気工業株式会社 半導体装置の製造方法
US6440860B1 (en) 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
US6762132B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Compositions for dissolution of low-K dielectric films, and methods of use
JP4002410B2 (ja) * 2001-06-22 2007-10-31 日本電気株式会社 アクティブマトリックス型液晶表示装置の製造方法
US20030109146A1 (en) * 2001-12-12 2003-06-12 Luigi Colombo Oxynitride device and method using non-stoichiometric silicon oxide
KR20040021758A (ko) * 2002-09-04 2004-03-11 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US7291568B2 (en) * 2003-08-26 2007-11-06 International Business Machines Corporation Method for fabricating a nitrided silicon-oxide gate dielectric
US7115488B2 (en) * 2003-08-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2006019466A (ja) * 2004-07-01 2006-01-19 Hitachi Displays Ltd 薄膜半導体装置とその製造方法、およびこの薄膜半導体装置を用いた画像表示装置
KR100643493B1 (ko) * 2004-09-23 2006-11-10 삼성전자주식회사 반도체 장치의 실리콘 산질화막을 형성하는 방법 및 장치
US8519509B2 (en) 2010-04-16 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2428994A1 (en) 2010-09-10 2012-03-14 Applied Materials, Inc. Method and system for depositing a thin-film transistor
CN108630605B (zh) * 2017-03-22 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
DE102018107966B4 (de) 2018-04-04 2022-02-17 Infineon Technologies Ag Verfahren zum Bilden eines Breiter-Bandabstand-Halbleiter-Bauelements

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315468A (ja) * 1986-07-08 1988-01-22 Sharp Corp 薄膜トランジスタの製造方法
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
US5525550A (en) * 1991-05-21 1996-06-11 Fujitsu Limited Process for forming thin films by plasma CVD for use in the production of semiconductor devices
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5591681A (en) * 1994-06-03 1997-01-07 Advanced Micro Devices, Inc. Method for achieving a highly reliable oxide film

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100514603B1 (ko) * 2001-07-18 2005-09-14 닛본 덴끼 가부시끼가이샤 하이포플루오르산으로써 처리하여 비속박결합들이 감소된실리콘산화층, 실리콘산화층을 성장시키는 방법 및 그안의 비속박결합들을 비활성화시키기 위한 방법
JP2006332619A (ja) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100768879B1 (ko) * 2005-05-24 2007-10-22 미쓰비시덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

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