JPH04313240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04313240A JPH04313240A JP7925491A JP7925491A JPH04313240A JP H04313240 A JPH04313240 A JP H04313240A JP 7925491 A JP7925491 A JP 7925491A JP 7925491 A JP7925491 A JP 7925491A JP H04313240 A JPH04313240 A JP H04313240A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フラットディスプレイ
などに用いられる薄膜トランジスタの構造とその製造方
法に関する。
などに用いられる薄膜トランジスタの構造とその製造方
法に関する。
【０００２】
【従来の技術】薄膜トランジスタのオフ電流を減少させ
るには、ゲート電極近傍に不純物を含まない多結晶シリ
コン層を形成する構造が有力であるが、生産性を満足す
る方法がなかった。
るには、ゲート電極近傍に不純物を含まない多結晶シリ
コン層を形成する構造が有力であるが、生産性を満足す
る方法がなかった。
【０００３】
【発明が解決しようとする課題】薄膜トランジスタの特
性向上を目的とし、詳しくはオフ電流を低減させる半導
体装置の構造とその製造方法を考案することにある。
性向上を目的とし、詳しくはオフ電流を低減させる半導
体装置の構造とその製造方法を考案することにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置の構
造およびその製造方法は、前記問題点を解決するための
ものであり、絶縁基板ないし絶縁膜上に形成される薄膜
トランジスタにおいて、ゲート絶縁膜となるシリコン窒
化膜が形成され、同じくゲート絶縁膜となるシリコン酸
化膜がシリコン窒化膜の上部に形成される２層構造を有
し、前記シリコン酸化膜上にゲート電極が形成され、該
ゲート電極の近傍に不純物が打ち込まれない多結晶シリ
コン層ができるようにゲート電極の下部ならびにゲート
電極近傍のシリコン酸化膜を除いてシリコン酸化膜を除
去したのちに、イオン注入法を用いて不純物が注入され
てソース・ドレイン領域が形成されることを特徴とする
。
造およびその製造方法は、前記問題点を解決するための
ものであり、絶縁基板ないし絶縁膜上に形成される薄膜
トランジスタにおいて、ゲート絶縁膜となるシリコン窒
化膜が形成され、同じくゲート絶縁膜となるシリコン酸
化膜がシリコン窒化膜の上部に形成される２層構造を有
し、前記シリコン酸化膜上にゲート電極が形成され、該
ゲート電極の近傍に不純物が打ち込まれない多結晶シリ
コン層ができるようにゲート電極の下部ならびにゲート
電極近傍のシリコン酸化膜を除いてシリコン酸化膜を除
去したのちに、イオン注入法を用いて不純物が注入され
てソース・ドレイン領域が形成されることを特徴とする
。
【実施例】（実施例１）図１は本発明による半導体装置
の構造を示す一実施例の断面図である。まず基板１上に
シリコン酸化膜２、多結晶シリコン３、ゲート絶縁膜と
なるシリコン窒化膜４およびシリコン酸化膜５が形成さ
れる。さらにゲート電極６が形成され、シリコン酸化膜
５をゲート電極をマスクとしてテーパー状になるように
除去される。次にイオン注入法により形成されるソース
・ドレイン領域７、ゲート電極近傍の不純物を含まない
多結晶シリコン層８、層間絶縁膜９と電極配線１０が形
成される。以下に本発明による半導体の製造方法の一実
施例を工程図である図２を用いて説明する。図２（ａ）
に示すように先ずガラス基板２０１上に絶縁膜としてシ
リコン酸化膜２０２を２０００Åの厚さで堆積する。前
記絶縁膜はガラス基板に含まれている重金属などが、熱
処理時に素子部に拡散するのを防ぐのが目的であり、ガ
ラス基板の純度が十分高ければなくてもよい。次にノン
ドープの多結晶シリコン２０３を２５０Åの厚さで堆積
し、パタンニングする。次にゲート絶縁膜として、シリ
コン窒化膜２０４を２５０Åの厚さで堆積する。次にシ
リコン酸化膜２０５を１２５０Åの厚さで堆積する。次
にリンを含む多結晶シリコン膜２０６を３５００Åの厚
さで堆積し、パタンニングしてゲート電極を形成する。 次に図２（ｂ）に示すようにシリコン酸化膜をゲート電
極をマスクとしてゲート電極近傍がテーパー状になるよ
うに除去し、ゲート電極をマスクとして、ＰＨ３を５％
含むＨ２ ガスを原料としたプラズマから、質量分析な
しに３０ＫｅＶのエネルギで不純物イオン２０７を打ち
込み、ソース・ドレイン部２０８および不純物を含まな
い多結晶シリコン層２０９を自己整合的に形成し、６０
０℃でアニールして不純物を活性化させる。当該アニー
ルはレーザーによっておこなってもよい。次に図２（ｃ
）に示すように、シリコン酸化膜を５０００Å堆積して
層間絶縁膜２１０を形成し、ソース・ドレイン領域にコ
ンタクトホールを開口しＡｌやＩＴＯ膜により電極配線
２１１を行なう。 （実施例２）図３（ｃ）は本発明による半導体装置およ
びその製造方法を用いて製造された半導体素子の別の実
施例の断面図である。基板３０１、シリコン酸化膜３０
２、多結晶シリコン３０３、ゲート絶縁膜の一部となる
シリコン窒化膜３０４、同じくゲート絶縁膜となるシリ
コン酸化膜３０５、ゲート電極３０６、イオン注入で形
成されたソース・ドレイン領域３０８、不純物を含まな
い多結晶シリコン層３０９、層間絶縁膜３１０、電極配
線３１１を示す。以下に本発明の半導体装置の製造方法
を工程図を用いて説明する。図３（ａ）に示すように先
ずガラス基板や石英基板などの基板３０１上に絶縁膜と
してシリコン酸化膜３０２を２０００Åの厚さで堆積す
る。前記絶縁膜は基板に含まれている重金属などが、熱
処理時に素子部に拡散するのを防ぐのが目的であり、基
板の純度が十分高ければなくてもよい。次に不純物を含
まない多結晶シリコン３０３を２５０Åの厚さで堆積し
、パタンニングする。次にシリコン窒化膜３０４を５０
０Åの厚さで堆積する。次にシリコン酸化膜３０５を１
０００Åの厚さで堆積する。次にリンを含む多結晶シリ
コンを２０００Åの厚さで堆積しパタンニングしてゲー
ト電極３０６を形成する。次に図３（ｂ）に示すように
レジストを塗布し、パタンニングしてゲート絶縁膜であ
るシリコン酸化膜の一部を除去し、ゲート電極およびシ
リコン酸化膜をマスクとしてＢ２ Ｈ６ を５％含むＨ
２ガスを原料としたプラズマから、質量分析なしに１０
ＫｅＶのエネルギで不純物イオン３０７を打ち込み、ソ
ース・ドレイン部３０８および不純物を含まない多結晶
シリコン層３０９を自己整合的に形成し、４５０℃でア
ニールさせて不純物を活性化させる。次に図３（ｃ）に
示すように、シリコン酸化膜を５０００Å堆積して層間
絶縁膜３１０を形成し、ソース・ドレイン領域にコンタ
クトホールを開口しＡｌやＩＴＯ膜により電極配線３１
１を行なう。 （実施例３）図４は本発明による半導体装置およびその
製造方法をもちいて製造された相補形金属酸化物半導体
素子の一実施例の工程図である。図４（ａ）に示すよう
に先ずガラス基板４０１上に絶縁膜としてシリコン酸化
膜４０２を２０００Åの厚さで堆積する。前記絶縁膜は
ガラス基板に含まれている重金属などが、熱処理時に素
子部に拡散するのを防ぐのが目的であり、ガラス基板の
純度が十分高ければなくてもよい。次に多結晶シリコン
４０３を２５０Åの厚さで堆積し、パタンニングする。 次にゲート絶縁膜の一部となるシリコン窒化膜４０４を
２５０Åの厚さで堆積する。次にシリコン酸化膜４０５
を１０００Åの厚さで堆積する。次にリンを含む多結晶
シリコン４０６を２０００Åの厚さで堆積させる。次に
図４（ｂ）に示すように多結晶シリコンの一部ををパタ
ンニングしてｎ型半導体装置のゲート電極４０７を形成
する。前記ゲート電極をマスクとしてゲート絶縁膜の一
部であるシリコン酸化膜４０３をゲート電極の近傍がデ
ーパー状になるように除去する。次に質量分析を用いな
いイオン注入装置を用いてリンイオン４０８を２０Ｋｅ
ｖのエネルギーで打ち込み、ｎ型半導体装置のソース・
ドレイン領域４０９を形成する。ゲート電極近傍はシリ
コン酸化膜がマスクとなり、不純物が打ち込まれること
はない。次に図４（ｃ）に示すように、レジスト４１０
を塗布しパタンニングして、ｐ型半導体装置のゲート電
極４１１を形成する。前記ゲート電極およびレジストを
マスクとしてゲート絶縁膜の一部であるシリコン酸化膜
４０３をゲート電極の近傍がデーパー状になるように除
去する。次に質量分析を用いないイオン注入装置を用い
てボロンイオン４１２を１０ＫｅＶのエネルギーで打ち
込み、ｐ型半導体装置のソース・ドレイン領域４１３を
形成する。ｎ型半導体装置と同様にゲート電極近傍はシ
リコン酸化膜がマスクとなり、不純物が打ち込まれるこ
とはない。またｎ型半導体装置側にはレジストがマスク
となりボロンイオンは打ち込まれない。レジストを除去
したのちに６００℃で窒化アニールして不純物を活性化
させる。不純物の活性化アニールはレーザーによってお
こなってもよい。次に図４（ｄ）に示すように、層間絶
縁膜４１４としてシリコン酸化膜を５０００Åの厚さで
堆積し、ソース・ドレイン領域にコンタクトホールを開
口し、電極配線４１５をＡｌにて行なう。
の構造を示す一実施例の断面図である。まず基板１上に
シリコン酸化膜２、多結晶シリコン３、ゲート絶縁膜と
なるシリコン窒化膜４およびシリコン酸化膜５が形成さ
れる。さらにゲート電極６が形成され、シリコン酸化膜
５をゲート電極をマスクとしてテーパー状になるように
除去される。次にイオン注入法により形成されるソース
・ドレイン領域７、ゲート電極近傍の不純物を含まない
多結晶シリコン層８、層間絶縁膜９と電極配線１０が形
成される。以下に本発明による半導体の製造方法の一実
施例を工程図である図２を用いて説明する。図２（ａ）
に示すように先ずガラス基板２０１上に絶縁膜としてシ
リコン酸化膜２０２を２０００Åの厚さで堆積する。前
記絶縁膜はガラス基板に含まれている重金属などが、熱
処理時に素子部に拡散するのを防ぐのが目的であり、ガ
ラス基板の純度が十分高ければなくてもよい。次にノン
ドープの多結晶シリコン２０３を２５０Åの厚さで堆積
し、パタンニングする。次にゲート絶縁膜として、シリ
コン窒化膜２０４を２５０Åの厚さで堆積する。次にシ
リコン酸化膜２０５を１２５０Åの厚さで堆積する。次
にリンを含む多結晶シリコン膜２０６を３５００Åの厚
さで堆積し、パタンニングしてゲート電極を形成する。 次に図２（ｂ）に示すようにシリコン酸化膜をゲート電
極をマスクとしてゲート電極近傍がテーパー状になるよ
うに除去し、ゲート電極をマスクとして、ＰＨ３を５％
含むＨ２ ガスを原料としたプラズマから、質量分析な
しに３０ＫｅＶのエネルギで不純物イオン２０７を打ち
込み、ソース・ドレイン部２０８および不純物を含まな
い多結晶シリコン層２０９を自己整合的に形成し、６０
０℃でアニールして不純物を活性化させる。当該アニー
ルはレーザーによっておこなってもよい。次に図２（ｃ
）に示すように、シリコン酸化膜を５０００Å堆積して
層間絶縁膜２１０を形成し、ソース・ドレイン領域にコ
ンタクトホールを開口しＡｌやＩＴＯ膜により電極配線
２１１を行なう。 （実施例２）図３（ｃ）は本発明による半導体装置およ
びその製造方法を用いて製造された半導体素子の別の実
施例の断面図である。基板３０１、シリコン酸化膜３０
２、多結晶シリコン３０３、ゲート絶縁膜の一部となる
シリコン窒化膜３０４、同じくゲート絶縁膜となるシリ
コン酸化膜３０５、ゲート電極３０６、イオン注入で形
成されたソース・ドレイン領域３０８、不純物を含まな
い多結晶シリコン層３０９、層間絶縁膜３１０、電極配
線３１１を示す。以下に本発明の半導体装置の製造方法
を工程図を用いて説明する。図３（ａ）に示すように先
ずガラス基板や石英基板などの基板３０１上に絶縁膜と
してシリコン酸化膜３０２を２０００Åの厚さで堆積す
る。前記絶縁膜は基板に含まれている重金属などが、熱
処理時に素子部に拡散するのを防ぐのが目的であり、基
板の純度が十分高ければなくてもよい。次に不純物を含
まない多結晶シリコン３０３を２５０Åの厚さで堆積し
、パタンニングする。次にシリコン窒化膜３０４を５０
０Åの厚さで堆積する。次にシリコン酸化膜３０５を１
０００Åの厚さで堆積する。次にリンを含む多結晶シリ
コンを２０００Åの厚さで堆積しパタンニングしてゲー
ト電極３０６を形成する。次に図３（ｂ）に示すように
レジストを塗布し、パタンニングしてゲート絶縁膜であ
るシリコン酸化膜の一部を除去し、ゲート電極およびシ
リコン酸化膜をマスクとしてＢ２ Ｈ６ を５％含むＨ
２ガスを原料としたプラズマから、質量分析なしに１０
ＫｅＶのエネルギで不純物イオン３０７を打ち込み、ソ
ース・ドレイン部３０８および不純物を含まない多結晶
シリコン層３０９を自己整合的に形成し、４５０℃でア
ニールさせて不純物を活性化させる。次に図３（ｃ）に
示すように、シリコン酸化膜を５０００Å堆積して層間
絶縁膜３１０を形成し、ソース・ドレイン領域にコンタ
クトホールを開口しＡｌやＩＴＯ膜により電極配線３１
１を行なう。 （実施例３）図４は本発明による半導体装置およびその
製造方法をもちいて製造された相補形金属酸化物半導体
素子の一実施例の工程図である。図４（ａ）に示すよう
に先ずガラス基板４０１上に絶縁膜としてシリコン酸化
膜４０２を２０００Åの厚さで堆積する。前記絶縁膜は
ガラス基板に含まれている重金属などが、熱処理時に素
子部に拡散するのを防ぐのが目的であり、ガラス基板の
純度が十分高ければなくてもよい。次に多結晶シリコン
４０３を２５０Åの厚さで堆積し、パタンニングする。 次にゲート絶縁膜の一部となるシリコン窒化膜４０４を
２５０Åの厚さで堆積する。次にシリコン酸化膜４０５
を１０００Åの厚さで堆積する。次にリンを含む多結晶
シリコン４０６を２０００Åの厚さで堆積させる。次に
図４（ｂ）に示すように多結晶シリコンの一部ををパタ
ンニングしてｎ型半導体装置のゲート電極４０７を形成
する。前記ゲート電極をマスクとしてゲート絶縁膜の一
部であるシリコン酸化膜４０３をゲート電極の近傍がデ
ーパー状になるように除去する。次に質量分析を用いな
いイオン注入装置を用いてリンイオン４０８を２０Ｋｅ
ｖのエネルギーで打ち込み、ｎ型半導体装置のソース・
ドレイン領域４０９を形成する。ゲート電極近傍はシリ
コン酸化膜がマスクとなり、不純物が打ち込まれること
はない。次に図４（ｃ）に示すように、レジスト４１０
を塗布しパタンニングして、ｐ型半導体装置のゲート電
極４１１を形成する。前記ゲート電極およびレジストを
マスクとしてゲート絶縁膜の一部であるシリコン酸化膜
４０３をゲート電極の近傍がデーパー状になるように除
去する。次に質量分析を用いないイオン注入装置を用い
てボロンイオン４１２を１０ＫｅＶのエネルギーで打ち
込み、ｐ型半導体装置のソース・ドレイン領域４１３を
形成する。ｎ型半導体装置と同様にゲート電極近傍はシ
リコン酸化膜がマスクとなり、不純物が打ち込まれるこ
とはない。またｎ型半導体装置側にはレジストがマスク
となりボロンイオンは打ち込まれない。レジストを除去
したのちに６００℃で窒化アニールして不純物を活性化
させる。不純物の活性化アニールはレーザーによってお
こなってもよい。次に図４（ｄ）に示すように、層間絶
縁膜４１４としてシリコン酸化膜を５０００Åの厚さで
堆積し、ソース・ドレイン領域にコンタクトホールを開
口し、電極配線４１５をＡｌにて行なう。
【０００５】
【発明の効果】本発明により、以下の効果がある。
（１）質量分析を用いないイオン注入装置が使用可能と
なり、大面積基板上に薄膜トランジスタが生産性よく製
造可能となる。 （２）相補型金属酸化物半導体装置の製造において、レ
ジストマスクの使用が可能になり、容易に回路が形成さ
れる。 （３）薄膜トランジスタのオフ電流を低減させることが
できる。 （４）質量分析を用いないイオン注入装置によって不純
物と同時に打ち込まれる水素がシリコン窒化膜に給蔵さ
れることにより、多結晶シリコンの欠陥に水素が供給さ
れ、薄膜トランジスタの特性が向上する。
なり、大面積基板上に薄膜トランジスタが生産性よく製
造可能となる。 （２）相補型金属酸化物半導体装置の製造において、レ
ジストマスクの使用が可能になり、容易に回路が形成さ
れる。 （３）薄膜トランジスタのオフ電流を低減させることが
できる。 （４）質量分析を用いないイオン注入装置によって不純
物と同時に打ち込まれる水素がシリコン窒化膜に給蔵さ
れることにより、多結晶シリコンの欠陥に水素が供給さ
れ、薄膜トランジスタの特性が向上する。
【図１】図１は本発明の半導体装置およびその製造方法
の一実施例の断面図である。
の一実施例の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の半導体装置およ
びその製造方法の一実施例の工程図である。
びその製造方法の一実施例の工程図である。
【図３】図３（ａ）〜（ｃ）は本発明の半導体装置およ
びその製造方法の別の実施例の工程図である。
びその製造方法の別の実施例の工程図である。
【図４】図４（ａ）〜（ｄ）は本発明の半導体装置およ
びその製造方法を用いた相補型金属酸化物半導体装置の
製造方法の一実施例の工程図である。
びその製造方法を用いた相補型金属酸化物半導体装置の
製造方法の一実施例の工程図である。
１ 基板
２ シリコン酸化膜
３ 多結晶シリコン
４ シリコン窒化膜
５ シリコン酸化膜
６ ゲート電極
７ ソース・ドレイン領域
８ 不純物を含まない多結晶シリコン層９ 層間絶
縁膜 １０ 電極配線 ２０１ ガラス基板 ２０２ シリコン酸化膜 ２０３ 多結晶シリコン ２０４ シリコン窒化膜 ２０５ シリコン酸化膜 ２０６ リンを含む多結晶シリコン膜２０７ 不純
物イオン ２０８ ソース・ドレイン領域 ２０９ 不純物を含まない多結晶シリコン層２１０
層間絶縁膜 ２１１ 電極配線 ３０１ ガラス基板 ３０２ シリコン酸化膜 ３０３ 多結晶シリコン ３０４ シリコン窒化膜 ３０５ シリコン酸化膜 ３０６ リンを含む多結晶シリコン層３０７ 不純
物イオン ３０８ ソース・ドレイン領域 ３０９ 不純物を含まない多結晶シリコン層３１０
層間絶縁膜 ３１１ 電極配線 ４０１ ガラス基板 ４０２ シリコン酸化膜 ４０３ 多結晶シリコン ４０４ シリコン窒化膜 ４０５ シリコン酸化膜 ４０６ リンを含む多結晶シリコン膜４０７ ｎ型
半導体装置のゲート電極４０８ リンイオン ４０９ ｎ型半導体装置のソース・ドレイン領域４１
０ レジスト ４１１ ｐ型半導体装置のゲート電極４１２ ボロ
ンイオン ４１３ ｐ型半導体装置のソース・ドレイン領域４１
４ 層間絶縁膜 ４１５ 電極配線
縁膜 １０ 電極配線 ２０１ ガラス基板 ２０２ シリコン酸化膜 ２０３ 多結晶シリコン ２０４ シリコン窒化膜 ２０５ シリコン酸化膜 ２０６ リンを含む多結晶シリコン膜２０７ 不純
物イオン ２０８ ソース・ドレイン領域 ２０９ 不純物を含まない多結晶シリコン層２１０
層間絶縁膜 ２１１ 電極配線 ３０１ ガラス基板 ３０２ シリコン酸化膜 ３０３ 多結晶シリコン ３０４ シリコン窒化膜 ３０５ シリコン酸化膜 ３０６ リンを含む多結晶シリコン層３０７ 不純
物イオン ３０８ ソース・ドレイン領域 ３０９ 不純物を含まない多結晶シリコン層３１０
層間絶縁膜 ３１１ 電極配線 ４０１ ガラス基板 ４０２ シリコン酸化膜 ４０３ 多結晶シリコン ４０４ シリコン窒化膜 ４０５ シリコン酸化膜 ４０６ リンを含む多結晶シリコン膜４０７ ｎ型
半導体装置のゲート電極４０８ リンイオン ４０９ ｎ型半導体装置のソース・ドレイン領域４１
０ レジスト ４１１ ｐ型半導体装置のゲート電極４１２ ボロ
ンイオン ４１３ ｐ型半導体装置のソース・ドレイン領域４１
４ 層間絶縁膜 ４１５ 電極配線
Claims (3)
- 【請求項１】絶縁基板ないし絶縁膜上に形成される薄膜
トランジスタにおいて、ゲート絶縁膜となるシリコン窒
化膜が形成され、同じくゲート絶縁膜となるシリコン酸
化膜がシリコン窒化膜の上部に形成される２層構造を有
し、前記シリコン酸化膜上にゲート電極が形成され、該
ゲート電極の近傍に不純物が打ち込まれない多結晶シリ
コン層ができるようにゲート電極の下部ならびにゲート
電極近傍のシリコン酸化膜を除いてシリコン酸化膜を除
去したのちに、イオン注入法を用いて不純物が注入され
てソース・ドレイン領域が形成されることを特徴とする
半導体装置およびその製造方法。 - 【請求項２】請求項１に記載の半導体装置およびその製
造方法において、質量分析系のないイオン注入装置によ
って不純物注入がおこなわれることを特徴とする半導体
装置およびその製造方法。 - 【請求項３】請求項２に記載の半導体装置およびその製
造方法において、不純物注入後の活性化の熱処理が４５
０℃以上であるか、またはレーザーによるものであるこ
とを特徴とする半導体装置およびその製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079254A JP3055201B2 (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079254A JP3055201B2 (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313240A true JPH04313240A (ja) | 1992-11-05 |
| JP3055201B2 JP3055201B2 (ja) | 2000-06-26 |
Family
ID=13684720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079254A Expired - Lifetime JP3055201B2 (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055201B2 (ja) |
-
1991
- 1991-04-11 JP JP3079254A patent/JP3055201B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055201B2 (ja) | 2000-06-26 |
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