KR20030073076A - 다결정 실리콘 박막트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 금속유도 측면 결정화법에 의한 다결정 실리콘 박막트랜지스터의 제조 방법에 관한 것으로, 게터링법을 이용해 박막트랜지스터 채널내 금속의 오염을 최대한 줄임으로써 우수한 특성의 다결정 박막트랜지스터를 제조할 수 있는 기술을 제공한다. 이를 위한 본 발명의 다결정 실리콘 박막트랜지스터의 제조 방법은, 유리 기판 또는 절연 물질 위에 인(P) 레이어(또는 인(P) 리치 실리콘막)을 형성하는 단계와, 상기 인(P) 레이어 위에 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막과 상기 인(P) 레이어를 동시에 또는 각각 패터닝하여 액티브 영역을 형성하는 단계와, 상기 액티브 영역으로 패터닝된 상기 비정질 실리콘 위에 게이트 절연막과 게이트 전극을 형성한 후 패터닝하는 단계와, 상기 구조물 위에 금속유도 측면결정화를 위한 금속막을 형성하고 소오스/드레인 오믹 콘택을 위한 이온주입을 진행하는 단계와, 상기 구조물을 열처리 또는 엑시머 레이저 어닐링법에 의해 금속유도 측면 결정화 시키는 단계와, 상기 결정화시 채널(또는 액티브 영역)의 금속 불순물을 줄이기 위해 게터링을 동시 또는 각각 진행하는 단계와, 상기 공정을 전부 또는 일부를 이용하여 다결정 박막트랜지스터를 제조하는 단계를 구비한 것을 특징으로 한다.
Description
본 발명은 금속유도 측면 결정화법에 의한 다결정 실리콘 박막트랜지스터의제조 방법에 관한 것으로, 특히 게터링법을 이용해 박막트랜지스터 채널내 금속의 오염을 최대한 줄임으로써 우수한 특성의 다결정 박막트랜지스터를 제조할 수 있는 다결정 실리콘 박막트랜지스터의 제조 방법에 관한 것이다.
현재 반도체 공정에서는 금속 및 불순물의 확산을 방지 또는 제거할 목적으로 게터링(gettering)이라는 공정을 많이 이용하고 있다. 이 방법은 인(P) 원자 또는 이온이 금속이나 기타 불순물을 트랩핑하여 박막 표면 밖으로 확산시켜 반도체내 불순물의 농도를 줄이는 방법이다. 이 방법의 원리는 정확히 규명되지는 않았지만 상대적으로 이동도가 빠른 인(P) 원자 또는 이온이 금속 또는 불순물과 결합 또는 트랩핑하여 박막 표면 밖으로 확산, 제거된다고 알려져 있다.
도 1a 내지 도 1f는 종래기술에 따른 금속유도 결정화(Metal Induced Crystallization : MIC) 다결정 실리콘 박막트랜지스터의 제조 공정을 나타낸 것으로, 일본의 샤프사에서 발표한 게터링을 이용한 금속유도 결정화(MIC) 박막트랜지스터의 제조공정 단면도이다. 그 제조 공정은 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 유리 기판(1)상에 비정질 실리콘막(2a)을 형성한 후, 상기 비정질 실리콘막(2a) 위에 금속{니켈(Ni), 납(Pb), 구리(Cu)등}을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 열처리 또는 엑시머 어닐링에 의해 상기 비정질 실리콘(2a)을 결정화(금속유도 결정화)한 다음, 포토리소그라피와 식각을 통해 액티브 영역(2b)을 패터닝한다.
그 다음, 도 1c에 도시된 바와 같이, 도 1b의 구조물 위에 게터링을 위한인(P) 이온을 주입(4)한다.
그 다음, 도 1d에 도시된 바와 같이, 인(P) 이온이 주입된 다결정질 실리콘(2c) 위에 게이트 절연막(5)과 게이트 전극(6)을 증착한 후, 포토리소그라피와 식각을 통해 게이트 전극(6)과 게이트 절연막(5)을 각각 패터닝한다.
그 다음, 도 1e에 도시된 바와 같이, 소오스/드레인 오믹 콘택(ohmic contact)을 위한 이온 주입(7)을 실시한다.
그 다음, 도 1f에 도시된 바와 같이, 게터링을 진행(열처리 또는 엑시머 레이저 어닐링)하여 채널내 금속 불순물(4)을 제거한다.
그 다음, 보호막, 소오스/드레인 전극, 화소전극을 형성한 후, 패터닝한다.
이와 같이, 종래의 금속유도 결정화(MIC) 다결정 실리콘 박막트랜지스터의 제조 방법은 금속유도 결정화(MIC)에 의해 결정화된 다결정 실리콘에 인(P) 이온을 이온주입하여 후속 열처리(또는 엑시머 어닐링)하여 게터링을 진행하였다.
그러나, 종래의 금속유도 결정화(MIC) 다결정 실리콘 박막트랜지스터의 제조 방법은 열처리(또는 엑시머 어닐링)와 이온주입을 최소 2번을 진행해야 한다는 문제점과 마스크를 7장 사용하는 7 마스크(mask) 공정이라는 큰 문제점을 안고 있었다. 더구나, 최근 금속유도 결정화(MIC)를 대체할 결정화법으로 많은 관심을 받고 있는 금속유도 측면 결정화(Metal Induced Lateral Crystallization : MILC)에는 이 방법이 적용될 수 없었다. 그 이유는 금속유도 측면 결정화(MILC)의 경우 게이트 절연막과 게이트 전극이 정의된 후 결정화가 진행되기 때문이다. 즉, 금속유도측면 결정화(MILC)의 경우, 채널은 금속이 증착되지 않고 소오스/드레인으로 부터 확산되어 온 금속실리사이드상에 의해 채널이 결정화 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 게터링을 위한 층을 비정질 실리콘 아래에 형성하여 액티브 영역으로 패터닝한 후, 금속유도 측면 결정화(MILC)시 결정화와 동시에 게터링을 진행함으로써, 추가적인 열처리나 이온주입, 마스크 공정 없이도 게터링이 진행되어 채널내 금속의 오염이 없는 우수한 특성의 금속유도 측면 결정화(MILC) 박막트랜지스터를 제조할 수 있는 다결정 실리콘 박막트랜지스터의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래기술에 따른 금속유도 결정화 박막트랜지스터의 제조 방법을 나타낸 제조공정 단면도
도 2a 내지 도 2e는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제조 방법을 나타낸 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
11 : 유리 기판 또는 절연물질
12a, 12b : 인(P) 레이어 또는 인(P) 리치 비정질 실리콘막
13 : 비정질 실리콘막14 : 게이트 절연막
15 : 게이트 전극16 : 금속막
17 : 소오스/드레인 오믹 콘택을 위한 이온 주입 영역
20 : 금속유도 측면 결정화 21 : 금속 게터링
상기 목적을 달성하기 위한 본 발명의 다결정 실리콘 박막트랜지스터의 제조 방법은,
유리 기판 또는 절연 물질 위에 인(P) 레이어(또는 인(P) 리치 실리콘막)을 형성하는 단계와,
상기 인(P) 레이어 위에 비정질 실리콘막을 형성하는 단계와,
상기 비정질 실리콘막과 상기 인(P) 레이어를 동시에 또는 각각 패터닝하여 액티브 영역을 형성하는 단계와,
상기 액티브 영역으로 패터닝된 상기 비정질 실리콘 위에 게이트 절연막과 게이트 전극을 형성한 후 패터닝하는 단계와,
상기 구조물 위에 금속유도 측면결정화를 위한 금속막을 형성하고 소오스/드레인 오믹 콘택을 위한 이온주입을 진행하는 단계와,
상기 구조물을 열처리 또는 엑시머 레이저 어닐링법에 의해 금속유도 측면 결정화 시키는 단계와,
상기 결정화시 채널(또는 액티브 영역)의 금속 불순물을 줄이기 위해 게터링을 동시 또는 각각 진행하는 단계와,
상기 공정을 전부 또는 일부를 이용하여 다결정 박막트랜지스터를 제조하는 단계를 구비한 것을 특징으로 한다.
상기 인(P) 레이어(또는 인(P) 리치 실리콘막)는 진공 증착법 또는 스퍼터링, 용액 디핑(dipping)법 중 하나를 이용하여 형성하는 것을 특징으로 한다.
상기 인(P) 레이어(또는 인(P) 리치 실리콘막)의 두께는 0.1∼1000Å 두께로 형성하는 것을 특징으로 한다.
상기 비정질 실리콘막은 진공증착 또는 스퍼터링법으로 형성하는 것을 특징으로 한다.
상기 금속막은 니켈, 패러디움, 구리, 코발트 중 하나를 사용하여 0.1∼500Å 두께로 형성하는 것을 특징으로 한다.
상기 금속막은 스퍼터링 또는 용액 디핑법을 사용하여 형성하는 것을 특징으로 한다.
상기 게터링은 열처리 또는 엑시머 레이저 어닐링법으로 진행하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2e는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제조 방법을 나타낸 제조공정 단면도로서, 그 제조 공정은 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 유리 기판 또는 절연물질(11) 상에 인(P) 레이어(layer){또는, 인(P) 리치(rich) 비정질 실리콘막}(12a)을 형성한다. 이때, 상기 인(P) 레이어(layer)(12a)는 진공 증착법 또는 스퍼터링, 용액 디핑(dipping)법을 이용하여 0.1∼1000Å 두께로 형성한다.
그 다음, 도 2 b에 도시된 바와 같이, 상기 인(P) 레이어(layer)(12a) 위에 비정질 실리콘(13)을 진공증착 또는 스퍼터링법으로 증착한다. 그 다음, 상기 기판(11) 상의 상기 비정질 실리콘(13)과 인(P) 레이어(12a)를 동시에 또는 각각 패터닝하여 액티브 영역을 정의한다.
그 다음, 도 2c에 도시된 바와 같이, 액티브 영역으로 패터닝된 상기 비정질 실리콘(13) 위에 게이트 절연막(14)과 게이트 전극(15)을 형성한 후, 포토리소그라피와 식각을 통해 상기 게이트 전극(15)과 상기 게이트 절연막(14)을 패터닝한다.
그 다음, 도 2d에 도시된 바와 같이, 금속유도 측면결정화(MILC)를 위해서 유리 기판 전면(도 2c의 구조물 위)에 금속막(니켈, 파라디움, 구리등)(16)을 형성한다. 이때, 금속막(16)은 스퍼터링이나 용액 디핑법에 의해 형성하며, 금속막의 두께는 0.1∼500Å로 형성한다.
그 다음, 소오스/드레인 오믹 콘택(ohmic contact)을 위한 이온주입(17)을 진행한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 기판을 열처리 또는 엑시머 레이저 어닐링법에 의해 금속유도 측면 결정화 시킨다. 이때, 결정화시 채널(또는 액티브 영역)의 금속 불순물을 줄일 목적으로 게터링을 동시 또는 각각 진행한다. 이때, 게터링은 열처리 또는 엑시머 레이저 어닐링법으로 진행한다.
그 다음, 보호막, 소오스/드레인 전극, 화소전극을 형성한 후, 패터닝한다.
본 발명의 다결정 실리콘 박막트랜지스터의 제조 방법은 저온 공정의 비정질 또는 다결정질 박막트랜지스터의 제작 및 비정질 실리콘의 저온 결정화 기술에 응용할 수 있다. 그리고, 높은 전계효과 이동도와 고해상도를 갖는 다결정질 박막 트랜지스터의 제조 및 기타 반도체 공정 및 솔라 셀(solar cell) 공정에서의 결정화 공정에 이용할 수 있다. 또한, 유기 또는 무기 전계발광 장치(EL)의 소자 제조 공정과 플라즈마 표시장치 및 기타 전기적 표시 장치에서의 소자 제조 공정 및 엑스레이 디텍터 구동 소자 제작에 응용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제조 방법에 의하면, 기존의 금속유도 측면결정화법에 의해 제조된 박막 트랜지스터에서 큰 문제가 되었던 채널내 금속의 오염을 최대한 줄일 수 있어 소자 특성의 획기적인 향상은 물론, 양산시 수율 증대에 기여할 수 있다.
그리고, 추가적인 열처리(또는 엑시머 레이저 어닐링)나 이온주입, 마스크 공정 없이도 게터링 공정을 진행할 수 있어 공정을 단순화 시킬 수 있다.
또한, 다결정 박막트랜지스터에 관한 선행 기술력의 확보를 통해 자사 기술경쟁력을 확보할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 유리 기판 또는 절연 물질 위에 인(P) 레이어(또는 인(P) 리치 실리콘막)을 형성하는 단계와,상기 인(P) 레이어 위에 비정질 실리콘막을 형성하는 단계와,상기 비정질 실리콘막과 상기 인(P) 레이어를 동시에 또는 각각 패터닝하여 액티브 영역을 형성하는 단계와,상기 액티브 영역으로 패터닝된 상기 비정질 실리콘 위에 게이트 절연막과 게이트 전극을 형성한 후 패터닝하는 단계와,상기 구조물 위에 금속유도 측면결정화를 위한 금속막을 형성하고 소오스/드레인 오믹 콘택을 위한 이온주입을 진행하는 단계와,상기 구조물을 열처리 또는 엑시머 레이저 어닐링법에 의해 금속유도 측면 결정화 시키는 단계와,상기 결정화시 채널(또는 액티브 영역)의 금속 불순물을 줄이기 위해 게터링을 동시 또는 각각 진행하는 단계와,상기 공정을 전부 또는 일부를 이용하여 다결정 박막트랜지스터를 제조하는 단계를 구비한 것을 특징으로 하는 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 인(P) 레이어(또는 인(P) 리치 실리콘막)는 진공 증착법 또는 스퍼터링, 용액 디핑(dipping)법 중 하나를 이용하여 형성하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 인(P) 레이어(또는 인(P) 리치 실리콘막)의 두께는 0.1∼1000Å 두께로 형성하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 비정질 실리콘막은 진공증착 또는 스퍼터링법으로 형성하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 금속막은 니켈, 패러디움, 구리, 코발트 중 하나를 사용하여 0.1∼500Å 두께로 형성하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 금속막은 스퍼터링 또는 용액 디핑법을 사용하여 형성하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게터링은 열처리 또는 엑시머 레이저 어닐링법으로 진행하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
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