JPH11121743A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11121743A JPH11121743A JP28225997A JP28225997A JPH11121743A JP H11121743 A JPH11121743 A JP H11121743A JP 28225997 A JP28225997 A JP 28225997A JP 28225997 A JP28225997 A JP 28225997A JP H11121743 A JPH11121743 A JP H11121743A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- resist
- diffusion layer
- resists
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 二重拡散層の拡散抵抗のばらつき及び、ゲー
ト電極−低濃度拡散層間の容量のばらつきを少なくし、
かつ高耐圧化と自己整合型を実現する。 【解決手段】 ゲート電極６を形成し、その後にレジス
ト５を残置したまま高い加速電圧の下にイオン注入を行
う。
ト電極−低濃度拡散層間の容量のばらつきを少なくし、
かつ高耐圧化と自己整合型を実現する。 【解決手段】 ゲート電極６を形成し、その後にレジス
ト５を残置したまま高い加速電圧の下にイオン注入を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に高加速度電圧のイオン注入による高耐圧
化と自己整合型の低濃度拡散層の形成を目的とする半導
体装置の製造方法に関する。
法に関し、特に高加速度電圧のイオン注入による高耐圧
化と自己整合型の低濃度拡散層の形成を目的とする半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の高耐圧化を目的とする半
導体装置の製造方法は、高電界が印加されるドレイン拡
散層の耐圧を高めることを目的とし、高い加速電圧にお
いて不純物をイオン注入し深接合な低濃度拡散層をゲー
ト電極形成前に形成している。
導体装置の製造方法は、高電界が印加されるドレイン拡
散層の耐圧を高めることを目的とし、高い加速電圧にお
いて不純物をイオン注入し深接合な低濃度拡散層をゲー
ト電極形成前に形成している。
【０００３】図３は、従来の高耐圧化を目的とする半導
体装置の製造方法の一例を示す断面図である。図３で
は、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｌｄｅ Ｓ
ｃｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを例にとって
説明する。
体装置の製造方法の一例を示す断面図である。図３で
は、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｌｄｅ Ｓ
ｃｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを例にとって
説明する。
【０００４】まず図３（ａ）において、Ｐ型シリコン基
板１にＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｌｄａｔｉｏｎ
ｏｆ Ｓｌｌｉｃｏｎ）法により酸化膜を選択的に成長
させフィールド酸化膜２を形成する。
板１にＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｌｄａｔｉｏｎ
ｏｆ Ｓｌｌｉｃｏｎ）法により酸化膜を選択的に成長
させフィールド酸化膜２を形成する。
【０００５】ところで、ゲート電極に対し自己整合的に
深接合な低濃度拡散層を形成するためには、ゲート電極
を形成した後、ゲート電極をマスクとして高い加速電圧
でイオン注入する技術が必要である。しかし、従来技術
ではゲート電極をイオン種が突き抜けるため、ゲート電
極を形成する前に深接合な低濃度拡散層を形成してい
る。
深接合な低濃度拡散層を形成するためには、ゲート電極
を形成した後、ゲート電極をマスクとして高い加速電圧
でイオン注入する技術が必要である。しかし、従来技術
ではゲート電極をイオン種が突き抜けるため、ゲート電
極を形成する前に深接合な低濃度拡散層を形成してい
る。
【０００６】したがって次に、フォトリソグラフィー技
術によりレジスト１１をパターン形成した後、Ｎ型不純
物であるリンを高い加速電圧でイオン注入し深接合なＮ
-型拡散層７を形成する。
術によりレジスト１１をパターン形成した後、Ｎ型不純
物であるリンを高い加速電圧でイオン注入し深接合なＮ
-型拡散層７を形成する。
【０００７】次いで図３（ｂ）において、フォトリソグ
ラフィー技術により選択的にＰ型不純物であるボロンを
高い加速電圧でイオン注入し、Ｐ型のチャネルストッパ
ー層３を形成する。次いで、熱酸化法によりゲート酸化
膜４を成長させ、その上にＣＶＤ（Ｃｈｏｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリ
コンを堆積させる。次いで、フォトリソグラフィー技術
によりレジスト５をパターン形成した後、ドライエッチ
ング法によりゲート電極６を所望の形状に形成する。次
いでレジスト５を剥離する。
ラフィー技術により選択的にＰ型不純物であるボロンを
高い加速電圧でイオン注入し、Ｐ型のチャネルストッパ
ー層３を形成する。次いで、熱酸化法によりゲート酸化
膜４を成長させ、その上にＣＶＤ（Ｃｈｏｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリ
コンを堆積させる。次いで、フォトリソグラフィー技術
によりレジスト５をパターン形成した後、ドライエッチ
ング法によりゲート電極６を所望の形状に形成する。次
いでレジスト５を剥離する。
【０００８】次いで図３（ｃ）において、ＣＶＤ法によ
り酸化膜を堆積させた後、この酸化膜をドライエッチン
グ法によりゲート電極６の側壁のみに酸化膜を残し、サ
イドウォールスペーサ８を形成する。次いで、フォトリ
ソグラフィー技術により選択的にＮ型不純物であるヒ素
をイオン注入しＮ+型拡散層９を形成することにより、
実質的なソース／ドレイン拡散層である二重拡散層１０
が形成される。
り酸化膜を堆積させた後、この酸化膜をドライエッチン
グ法によりゲート電極６の側壁のみに酸化膜を残し、サ
イドウォールスペーサ８を形成する。次いで、フォトリ
ソグラフィー技術により選択的にＮ型不純物であるヒ素
をイオン注入しＮ+型拡散層９を形成することにより、
実質的なソース／ドレイン拡散層である二重拡散層１０
が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来例
では、二重拡散層の拡散抵抗のばらつきが大きく、集積
回路の設計に不利であるという課題がある。
では、二重拡散層の拡散抵抗のばらつきが大きく、集積
回路の設計に不利であるという課題がある。
【００１０】その理由は、低濃度拡散層はゲート電極形
成前に形成し自己整合的に形成しておらず、高濃度拡散
層はゲート電極形成後にサイドウォールスペーサに対し
自己整合的に形成しているため、低濃度拡散層と高濃度
拡散層間隔のばらつきが生じるためである。
成前に形成し自己整合的に形成しておらず、高濃度拡散
層はゲート電極形成後にサイドウォールスペーサに対し
自己整合的に形成しているため、低濃度拡散層と高濃度
拡散層間隔のばらつきが生じるためである。
【００１１】さらにゲート電極−低濃度拡散層間の容量
ばらつきが大きく、集積回路の設計に不利であるという
課題がある。
ばらつきが大きく、集積回路の設計に不利であるという
課題がある。
【００１２】その理由は、ゲート電極形成前に低濃度拡
散層を形成しているため、ゲート電極形成時の目ずれに
よるゲート電極と低濃度拡散層の重なり領域のばらつき
が生じるためである。
散層を形成しているため、ゲート電極形成時の目ずれに
よるゲート電極と低濃度拡散層の重なり領域のばらつき
が生じるためである。
【００１３】さらにチャネルストッパー層に余分なイオ
ン注入がなされ、チャネルストッパー層が反転されやす
くなり、その結果、半導体装置の特性が変動するという
課題がある。
ン注入がなされ、チャネルストッパー層が反転されやす
くなり、その結果、半導体装置の特性が変動するという
課題がある。
【００１４】その理由は、チャネルストッパー層直上の
フィールド酸化膜上にイオン種の突き抜け防止膜がない
ため、高い加速電圧でイオン注入するとイオン種がフィ
ールド酸化膜を突き抜けるためである。
フィールド酸化膜上にイオン種の突き抜け防止膜がない
ため、高い加速電圧でイオン注入するとイオン種がフィ
ールド酸化膜を突き抜けるためである。
【００１５】また、特開平３−２１５９７１号公報で提
示されている製造方法を図４に示す。図４は説明のた
め、特開平３−２１５９７１号公報で示されている製造
方法の断面図に、チャネルストッパー層３を付記し、Ｎ
チャネル型ＭＯＳトランジスタのみを抜き出した断面図
として記載している。ここで示されている製造方法は、
ゲート電極６上にレジスト５を残置させ（図４
（ａ））、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）領域１２をゲート電極６に対し自己整合的に形
成させる（図４（ｂ））方法である。ＬＤＤ領域１２
は、浅接合な低濃度拡散層であるため、低い加速電圧で
イオン注入し形成されている。
示されている製造方法を図４に示す。図４は説明のた
め、特開平３−２１５９７１号公報で示されている製造
方法の断面図に、チャネルストッパー層３を付記し、Ｎ
チャネル型ＭＯＳトランジスタのみを抜き出した断面図
として記載している。ここで示されている製造方法は、
ゲート電極６上にレジスト５を残置させ（図４
（ａ））、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）領域１２をゲート電極６に対し自己整合的に形
成させる（図４（ｂ））方法である。ＬＤＤ領域１２
は、浅接合な低濃度拡散層であるため、低い加速電圧で
イオン注入し形成されている。
【００１６】しかしながら、深接合な低濃度拡散層をゲ
ート電極６に対し自己整合的に形成するため、高い加速
電圧でイオン注入すると、レジスト５が残置されている
ゲート電極６をイオン種は突き抜けないが、レジスト６
が残置されていないチャネルストッパー層３直上のフィ
ールド酸化膜２をイオン種が突き抜ける。したがって、
特開平３−２１５９７１号公報で示されている製造方法
では、深接合な低濃度拡散層を形成するには課題が残
る。
ート電極６に対し自己整合的に形成するため、高い加速
電圧でイオン注入すると、レジスト５が残置されている
ゲート電極６をイオン種は突き抜けないが、レジスト６
が残置されていないチャネルストッパー層３直上のフィ
ールド酸化膜２をイオン種が突き抜ける。したがって、
特開平３−２１５９７１号公報で示されている製造方法
では、深接合な低濃度拡散層を形成するには課題が残
る。
【００１７】本発明の目的は、二重拡散層の拡散抵抗の
ばらつき及び、ゲート電極−低濃度拡散層間の容量のば
らつきが小さく、チャネルストッパー層への余分なイオ
ン注入がない高耐圧化と自己整合型を目的とする半導体
装置の製造方法を提供することにある。
ばらつき及び、ゲート電極−低濃度拡散層間の容量のば
らつきが小さく、チャネルストッパー層への余分なイオ
ン注入がない高耐圧化と自己整合型を目的とする半導体
装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ゲート電極
の上にレジストを残置させ、かつチャネルストッパー層
直上のフィールド酸化膜上にゲート電極及び、レジスト
を残置させ、ゲート電極とレジストをマスクとし、高い
加速電圧でイオン注入し、深接合な低濃度拡散層をゲー
ト電極に対し自己整合的に形成するものである。
め、本発明に係る半導体装置の製造方法は、ゲート電極
の上にレジストを残置させ、かつチャネルストッパー層
直上のフィールド酸化膜上にゲート電極及び、レジスト
を残置させ、ゲート電極とレジストをマスクとし、高い
加速電圧でイオン注入し、深接合な低濃度拡散層をゲー
ト電極に対し自己整合的に形成するものである。
【００１９】また本発明に係る半導体装置の製造方法
は、ゲート電極上にレジスト及び絶縁膜を残置させ、か
つチャネルストッパー層直上のフィールド酸化膜上にゲ
ート電極、レジスト及び絶縁膜を残置させ、ゲート電極
とレジスト及び絶縁膜をマスクとし、高い加速電圧でイ
オン注入し、深接合な低濃度拡散層をゲート電極に対し
自己整合的に形成するものである。
は、ゲート電極上にレジスト及び絶縁膜を残置させ、か
つチャネルストッパー層直上のフィールド酸化膜上にゲ
ート電極、レジスト及び絶縁膜を残置させ、ゲート電極
とレジスト及び絶縁膜をマスクとし、高い加速電圧でイ
オン注入し、深接合な低濃度拡散層をゲート電極に対し
自己整合的に形成するものである。
【００２０】本発明によれば、ゲート電極を形成した後
にレジストを残置させたまま高い加速電圧でイオン注入
している。このため、ゲート電極と自己整合的に深接合
な低濃度拡散層を形成でき、二重拡散層の拡散抵抗のば
らつき及び、ゲート電極−低濃度拡散層間の容量のばら
つきを小さくでき、かつ高耐圧化を実現できる。
にレジストを残置させたまま高い加速電圧でイオン注入
している。このため、ゲート電極と自己整合的に深接合
な低濃度拡散層を形成でき、二重拡散層の拡散抵抗のば
らつき及び、ゲート電極−低濃度拡散層間の容量のばら
つきを小さくでき、かつ高耐圧化を実現できる。
【００２１】また、本発明によれば、チャネルストッパ
ー層直上のフィールド酸化膜上にゲート電極及び、レジ
ストを残置させてイオン注入している。このため、高い
加速電圧でイオン注入を行っても、イオン種がフィール
ド酸化膜を突き抜けチャネルストッパー層に注入される
ことを妨げている。
ー層直上のフィールド酸化膜上にゲート電極及び、レジ
ストを残置させてイオン注入している。このため、高い
加速電圧でイオン注入を行っても、イオン種がフィール
ド酸化膜を突き抜けチャネルストッパー層に注入される
ことを妨げている。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２３】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。図１では、Ｎチャネル型ＭＯＳトランジスタを例
にとって説明する。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。図１では、Ｎチャネル型ＭＯＳトランジスタを例
にとって説明する。
【００２４】まず図１（ａ）において、Ｐ型シリコン基
板１に酸化膜を選択的に成長させ、数千Åのフィールド
酸化膜２を形成する。次いで、フォトリソグラフィー技
術により選択的にＰ型不純物を数百ＫｅＶの加速電圧で
イオン注入し、Ｐ型のチャネルストッパー層３を形成す
る。次いで、数百Åのゲート酸化膜４を成長させ、その
上に数千Åのポリシリコンを堆積させる。次いで、数μ
ｍのレジスト５を塗布し、乾燥させ、従来のゲート電極
を形成するパターンとチャネルストッパー層３直上のフ
ィールド酸化膜２上にゲート電極及び、レジスト５を残
すように、レジスト５をパターンに形成し、その後、ド
ライエッチング法によりゲート電極６を形成する。
板１に酸化膜を選択的に成長させ、数千Åのフィールド
酸化膜２を形成する。次いで、フォトリソグラフィー技
術により選択的にＰ型不純物を数百ＫｅＶの加速電圧で
イオン注入し、Ｐ型のチャネルストッパー層３を形成す
る。次いで、数百Åのゲート酸化膜４を成長させ、その
上に数千Åのポリシリコンを堆積させる。次いで、数μ
ｍのレジスト５を塗布し、乾燥させ、従来のゲート電極
を形成するパターンとチャネルストッパー層３直上のフ
ィールド酸化膜２上にゲート電極及び、レジスト５を残
すように、レジスト５をパターンに形成し、その後、ド
ライエッチング法によりゲート電極６を形成する。
【００２５】次いで図１（ｂ）において、レジスト５を
ゲート電極６上に残置させたまま、ゲート電極６及びレ
ジスト５をマスクとして、Ｎ型不純物を数百ＫｅＶの加
速電圧でイオン注入し、接合深さ数μｍのＮ-型拡散層
７をゲート電極６に対し自己整合的に形成する。次い
で、レジスト５を剥離する。
ゲート電極６上に残置させたまま、ゲート電極６及びレ
ジスト５をマスクとして、Ｎ型不純物を数百ＫｅＶの加
速電圧でイオン注入し、接合深さ数μｍのＮ-型拡散層
７をゲート電極６に対し自己整合的に形成する。次い
で、レジスト５を剥離する。
【００２６】次いで図１（ｃ）において、全面に酸化膜
を堆積させた後、この酸化膜をドライエッチング法によ
りゲート電極６の側壁のみに酸化膜を残し、サイドウォ
ールスペーサ８を形成する。次いで、フォトリソグラフ
ィー技術により選択的にＮ型不純物をイオン注入しＮ+
型拡散層９を形成することにより、実質的なソース／ド
レイン拡散層である二重拡散層１０を形成する。
を堆積させた後、この酸化膜をドライエッチング法によ
りゲート電極６の側壁のみに酸化膜を残し、サイドウォ
ールスペーサ８を形成する。次いで、フォトリソグラフ
ィー技術により選択的にＮ型不純物をイオン注入しＮ+
型拡散層９を形成することにより、実質的なソース／ド
レイン拡散層である二重拡散層１０を形成する。
【００２７】（実施例１）図１に示す本発明の実施形態
１に係る具体例を実施例１として説明する。
１に係る具体例を実施例１として説明する。
【００２８】まず図１（ａ）に示すように、Ｐ型シリコ
ン基板１にＬＯＣＯＳ法により酸化膜を選択的に成長さ
せ、約５０００Åのフィールド酸化膜２を形成する。次
いで、フォトリソグラフィー技術により選択的にＰ型不
純物であるボロンを加速電圧８００ＫｅＶ、トーズ量
１．０×１０13ｃｍ-2の条件でイオン注入し、Ｐ型のチ
ャネルストッパー層３をフィールド酸化膜直下に形成す
る。次いで、熱酸化法により約４００Åのゲート酸化膜
４を成長させ、その上にＣＶＤ法により約１５００Åの
ポリシリコンを堆積させる。次いで、塩化ホスホリル
（ＰＯＣｌ3）を気相拡散させ、ポリシリコンをＮ型化
に導体化する。
ン基板１にＬＯＣＯＳ法により酸化膜を選択的に成長さ
せ、約５０００Åのフィールド酸化膜２を形成する。次
いで、フォトリソグラフィー技術により選択的にＰ型不
純物であるボロンを加速電圧８００ＫｅＶ、トーズ量
１．０×１０13ｃｍ-2の条件でイオン注入し、Ｐ型のチ
ャネルストッパー層３をフィールド酸化膜直下に形成す
る。次いで、熱酸化法により約４００Åのゲート酸化膜
４を成長させ、その上にＣＶＤ法により約１５００Åの
ポリシリコンを堆積させる。次いで、塩化ホスホリル
（ＰＯＣｌ3）を気相拡散させ、ポリシリコンをＮ型化
に導体化する。
【００２９】次いで、約１μｍのレジスト５を全面に塗
布し、乾燥させる。次いで、このレジスト５を、従来の
ゲート電極を形成するパターンとチャネルストッパー層
直上のフィールド酸化膜２上にゲート電極とレジスト５
を残すパターンに、フォトリソグラフィー技術により形
成する。次いで、ドライエッチング法によりポリシリコ
ンをエッチングし、ゲート電極６を形成する。
布し、乾燥させる。次いで、このレジスト５を、従来の
ゲート電極を形成するパターンとチャネルストッパー層
直上のフィールド酸化膜２上にゲート電極とレジスト５
を残すパターンに、フォトリソグラフィー技術により形
成する。次いで、ドライエッチング法によりポリシリコ
ンをエッチングし、ゲート電極６を形成する。
【００３０】次いで図１（ｂ）に示すように、レジスト
５をゲート電極６上に残置させたまま、ゲート電極６及
びレジスト５をマスクとして、Ｎ型不純物であるリンを
加速電圧７００ＫｅＶ、ドーズ量１．５×１０13ｃｍ-2
の条件でイオン注入し、接合深さ約１．５μｍのＮ-型
拡散層７をゲート電極６に対し自己整合的に形成する。
また、チャネルストッパー層３直上のフィールド酸化膜
２上に残されたゲート電極６及びレジスト５により、チ
ャネルストッパー層３にＮ型不純物であるリンは注入さ
れない。
５をゲート電極６上に残置させたまま、ゲート電極６及
びレジスト５をマスクとして、Ｎ型不純物であるリンを
加速電圧７００ＫｅＶ、ドーズ量１．５×１０13ｃｍ-2
の条件でイオン注入し、接合深さ約１．５μｍのＮ-型
拡散層７をゲート電極６に対し自己整合的に形成する。
また、チャネルストッパー層３直上のフィールド酸化膜
２上に残されたゲート電極６及びレジスト５により、チ
ャネルストッパー層３にＮ型不純物であるリンは注入さ
れない。
【００３１】次いで図１（ｃ）に示すように、レジスト
５を有機溶媒で酸剥離する。チャネルストッパー層３直
上のフィールド酸化膜２上のゲート電極６は、製造工程
数を増加させないため残置させたままとする。残置させ
たゲート電極６はチャネルストッパー層３直上のフィー
ルド酸化膜２上にあるため、チャネルストッパー層３を
Ｎ型に反転させることがなく、半導体装置の特性に影響
を及ぼさない。
５を有機溶媒で酸剥離する。チャネルストッパー層３直
上のフィールド酸化膜２上のゲート電極６は、製造工程
数を増加させないため残置させたままとする。残置させ
たゲート電極６はチャネルストッパー層３直上のフィー
ルド酸化膜２上にあるため、チャネルストッパー層３を
Ｎ型に反転させることがなく、半導体装置の特性に影響
を及ぼさない。
【００３２】次いで、ＣＶＤ法により約２０００ÅのＣ
ＶＤ酸化膜を全面に堆積させた後、この酸化膜をドライ
エッチング法によりゲート電極６の側壁のみに酸化膜を
残し、サイドウォールスペーサ８を形成する。次いで、
フォトリソグラフィー技術により選択的にパターン形成
されたレジストとサイドウォールスペーサ８をマスクと
して、自己整合的にＮ型不純物であるヒ素を加速電圧７
０ＫｅＶ、ドーズ量３．０×１０15ｃｍ-2の条件でイオ
ン注入しＮ+拡散層９を形成することにより、実質的な
ソース／ドレイン拡散層である二重拡散層１０が自己整
合的に形成される。
ＶＤ酸化膜を全面に堆積させた後、この酸化膜をドライ
エッチング法によりゲート電極６の側壁のみに酸化膜を
残し、サイドウォールスペーサ８を形成する。次いで、
フォトリソグラフィー技術により選択的にパターン形成
されたレジストとサイドウォールスペーサ８をマスクと
して、自己整合的にＮ型不純物であるヒ素を加速電圧７
０ＫｅＶ、ドーズ量３．０×１０15ｃｍ-2の条件でイオ
ン注入しＮ+拡散層９を形成することにより、実質的な
ソース／ドレイン拡散層である二重拡散層１０が自己整
合的に形成される。
【００３３】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００３４】図１に示す実施形態１では、低濃度拡散層
を数百ＫｅＶの加速電圧でイオン注入し形成していた
が、図２に示す実施形態２では深接合な低濃度拡散層を
形成することを目的とし、高い加速電圧でイオン注入さ
れた場合においても、イオン種の突き抜けを確実に防止
するため、ポリシリコンとレジスト５の間に絶縁膜２１
を挾む製造方法である。
を数百ＫｅＶの加速電圧でイオン注入し形成していた
が、図２に示す実施形態２では深接合な低濃度拡散層を
形成することを目的とし、高い加速電圧でイオン注入さ
れた場合においても、イオン種の突き抜けを確実に防止
するため、ポリシリコンとレジスト５の間に絶縁膜２１
を挾む製造方法である。
【００３５】図２（ａ）において、Ｐ型のチャネルスト
ッパー層３を形成させた後、数百Åのゲート酸化膜４を
成長させ、その上に数千Åのポリシリコンを堆積させ
る。次いで、数千Åの絶縁膜２１、例えば酸化膜をポリ
シリコン上に堆積させる。次いで数μｍのレジスト５を
塗布、乾燥させ、このレジスト５を、従来のゲート電極
を形成するパターンとチャネルストッパー層３直上のフ
ィールド酸化膜２上にゲート電極，絶縁膜２１及びレジ
スト５を残すパターンに、形成した後、ドライエッチン
グ法によりゲート電極６を形成する。
ッパー層３を形成させた後、数百Åのゲート酸化膜４を
成長させ、その上に数千Åのポリシリコンを堆積させ
る。次いで、数千Åの絶縁膜２１、例えば酸化膜をポリ
シリコン上に堆積させる。次いで数μｍのレジスト５を
塗布、乾燥させ、このレジスト５を、従来のゲート電極
を形成するパターンとチャネルストッパー層３直上のフ
ィールド酸化膜２上にゲート電極，絶縁膜２１及びレジ
スト５を残すパターンに、形成した後、ドライエッチン
グ法によりゲート電極６を形成する。
【００３６】次いで図２（ｂ）において、レジスト５及
び、絶縁膜２１をゲート電極６上に残置させたまま、ゲ
ート電極６及び、絶縁膜２１及び、レジスト５をマスク
としてＮ型不純物を数千ＫｅＶの加速電圧でイオン注入
し、接合深さ数μｍのＮ-型拡散層７をゲート電極６に
対し自己整合的に形成する。次いで、レジスト５を剥離
し、ゲート電極６上の絶縁膜２１を残したままとする。
び、絶縁膜２１をゲート電極６上に残置させたまま、ゲ
ート電極６及び、絶縁膜２１及び、レジスト５をマスク
としてＮ型不純物を数千ＫｅＶの加速電圧でイオン注入
し、接合深さ数μｍのＮ-型拡散層７をゲート電極６に
対し自己整合的に形成する。次いで、レジスト５を剥離
し、ゲート電極６上の絶縁膜２１を残したままとする。
【００３７】次いで図２（ｃ）において、実施形態１と
同様な製造方法により、二重拡散層１０を形成する。
同様な製造方法により、二重拡散層１０を形成する。
【００３８】（実施例２）図２に示す本発明の実施形態
２に係る具体例を実施例２として説明する。
２に係る具体例を実施例２として説明する。
【００３９】まず図２（ａ）に示すように、実施例１と
同様な製造方法でＰ型シリコン基板１に約５０００Åの
フィールド酸化膜２を形成し、Ｐ型のチャネルストッパ
ー層３をフィールド酸化膜直下に形成し、約４００Åの
ゲート酸化膜４を成長させ、その上に約１５００Åのポ
リシリコンを堆積させる。次いでポリシリコンをＮ型化
に導体化する。
同様な製造方法でＰ型シリコン基板１に約５０００Åの
フィールド酸化膜２を形成し、Ｐ型のチャネルストッパ
ー層３をフィールド酸化膜直下に形成し、約４００Åの
ゲート酸化膜４を成長させ、その上に約１５００Åのポ
リシリコンを堆積させる。次いでポリシリコンをＮ型化
に導体化する。
【００４０】次いで、ＣＶＤ法により絶縁膜の一つであ
る酸化膜２１を全面に約５０００Å堆積させる。次い
で、約１μｍのレジスト５を全面に塗布し、乾燥させ
る。次いで、このレジスト５を、従来のゲート電極を形
成するパターンとチャネルストッパー層直上のフィール
ド酸化膜２上にゲート電極と酸化膜２１とレジスト５を
残すパターンに、フォトリソグラフィー技術により形成
する。次いで、ドライエッチング法により酸化膜２１と
ポリシリコンをエッチングし、ゲート電極６を形成す
る。
る酸化膜２１を全面に約５０００Å堆積させる。次い
で、約１μｍのレジスト５を全面に塗布し、乾燥させ
る。次いで、このレジスト５を、従来のゲート電極を形
成するパターンとチャネルストッパー層直上のフィール
ド酸化膜２上にゲート電極と酸化膜２１とレジスト５を
残すパターンに、フォトリソグラフィー技術により形成
する。次いで、ドライエッチング法により酸化膜２１と
ポリシリコンをエッチングし、ゲート電極６を形成す
る。
【００４１】次いで図２（ｂ）に示すように、レジスト
５及び、酸化膜２１をゲート電極６上に残置させたま
ま、ゲート電極６及び、酸化膜２１及び、レジスト５を
マスクとしてＮ型不純物であるリンを加速電圧２Ｍｅ
Ｖ、ドーズ量１．５×１０13ｃｍ-2の条件でイオン注入
し、接合深さ約４μｍのＮ-型拡散層７をゲート電極６
に対し自己整合的に形成する。
５及び、酸化膜２１をゲート電極６上に残置させたま
ま、ゲート電極６及び、酸化膜２１及び、レジスト５を
マスクとしてＮ型不純物であるリンを加速電圧２Ｍｅ
Ｖ、ドーズ量１．５×１０13ｃｍ-2の条件でイオン注入
し、接合深さ約４μｍのＮ-型拡散層７をゲート電極６
に対し自己整合的に形成する。
【００４２】次いで図２（ｃ）に示すように、レジスト
５を有機溶媒で酸剥離する。ゲート電極６上の酸化膜２
１は、製造工程数を増加させないため残置させておく。
酸化膜２１は絶縁膜であるため、ゲート電極６上に残置
させても何ら問題はない。また、実施例１と同様の理由
により、チャネルストッパー層３直上のフィールド酸化
膜２上のゲート電極６及び酸化膜２１は残置させたまま
とする。
５を有機溶媒で酸剥離する。ゲート電極６上の酸化膜２
１は、製造工程数を増加させないため残置させておく。
酸化膜２１は絶縁膜であるため、ゲート電極６上に残置
させても何ら問題はない。また、実施例１と同様の理由
により、チャネルストッパー層３直上のフィールド酸化
膜２上のゲート電極６及び酸化膜２１は残置させたまま
とする。
【００４３】次いで、実施例１と同様に、約２０００Å
のＣＶＤ酸化膜を全面に堆積させた後、サイドウォール
スペーサ８を形成し、自己整合的にＮ型不純物であるヒ
素をイオン注入することによりＮ+拡散層９を形成し、
二重拡散層１０を自己整合的に形成する。
のＣＶＤ酸化膜を全面に堆積させた後、サイドウォール
スペーサ８を形成し、自己整合的にＮ型不純物であるヒ
素をイオン注入することによりＮ+拡散層９を形成し、
二重拡散層１０を自己整合的に形成する。
【００４４】
【発明の効果】以上説明したように本発明によれば、低
濃度拡散層の形成とゲート電極との形成による０．３μ
ｍ程度の目ずれがなくなり、二重拡散層の拡散抵抗のば
らつき、およびゲート電極−低濃度拡散層間の容量のば
らつきを小さく抑えることができる。
濃度拡散層の形成とゲート電極との形成による０．３μ
ｍ程度の目ずれがなくなり、二重拡散層の拡散抵抗のば
らつき、およびゲート電極−低濃度拡散層間の容量のば
らつきを小さく抑えることができる。
【００４５】その理由は、ゲート電極形成後に低濃度拡
散層を自己整合的に形成しているためである。
散層を自己整合的に形成しているためである。
【００４６】さらに、ゲート電極を形成した後にも拘わ
らず、深接合な低濃度拡散層を形成でき、その結果、高
耐圧化を実現できる。
らず、深接合な低濃度拡散層を形成でき、その結果、高
耐圧化を実現できる。
【００４７】その理由は、ゲート電極の上にイオン種の
突き抜け防止膜を残置させたまま、高い加速電圧でイオ
ン注入しているためである。
突き抜け防止膜を残置させたまま、高い加速電圧でイオ
ン注入しているためである。
【００４８】さらに、高い加速電圧でイオン注入して
も、製造工程数を増加させることなくチャネルストッパ
ー層への余分なイオン注入を防止することができる。
も、製造工程数を増加させることなくチャネルストッパ
ー層への余分なイオン注入を防止することができる。
【００４９】その理由は、チャネルストッパー層直上の
フィールド酸化膜上にイオン種の突き抜け防止膜を残置
させたまま、高い加速電圧でイオン注入しているためで
ある。
フィールド酸化膜上にイオン種の突き抜け防止膜を残置
させたまま、高い加速電圧でイオン注入しているためで
ある。
【図１】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図２】本発明の実施形態２を工程順に示す断面図であ
る。
る。
【図３】従来の高耐圧化を目的とする半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図４】従来の自己整合型半導体装置の製造方法を工程
順に示す断面図である。
順に示す断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ チャネルストッパー層 ４ ゲート酸化膜 ５ レジスト ６ ゲート電極 ７ Ｎ-型拡散層 ８ サイドウォールスペーサ ９ Ｎ+拡散層 １０ 二重拡散層 １１ レジスト １２ Ｎ-型ＬＤＤ領域 ２１ 絶縁膜
Claims (2)
- 【請求項１】 ゲート電極上にレジストを残置させ、か
つチャネルストッパー層直上のフィールド酸化膜上にゲ
ート電極及びレジストを残置させ、 ゲート電極とレジストをマスクとし、高い加速電圧でイ
オン注入し、深接合な低濃度拡散層をゲート電極に対し
自己整合的に形成することを特徴とする半導体装置の製
造方法。 - 【請求項２】 ゲート電極上にレジスト及び絶縁膜を残
置させ、かつチャネルストッパー層直上のフィールド酸
化膜上にゲート電極、レジスト及び絶縁膜を残置させ、 ゲート電極とレジスト及び絶縁膜をマスクとし、高い加
速電圧でイオン注入し、深接合な低濃度拡散層をゲート
電極に対し自己整合的に形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282259A JP3064991B2 (ja) | 1997-10-15 | 1997-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282259A JP3064991B2 (ja) | 1997-10-15 | 1997-10-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121743A true JPH11121743A (ja) | 1999-04-30 |
| JP3064991B2 JP3064991B2 (ja) | 2000-07-12 |
Family
ID=17650132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282259A Expired - Fee Related JP3064991B2 (ja) | 1997-10-15 | 1997-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064991B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
| JP2002368123A (ja) * | 2001-06-07 | 2002-12-20 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JP2010067748A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0577339U (ja) * | 1992-03-24 | 1993-10-22 | 日本電信電話株式会社 | 地下ケーブル撤去装置用架台 |
-
1997
- 1997-10-15 JP JP9282259A patent/JP3064991B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
| JP2002368123A (ja) * | 2001-06-07 | 2002-12-20 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JP2010067748A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3064991B2 (ja) | 2000-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3831602B2 (ja) | 半導体装置の製造方法 | |
| JP2509412B2 (ja) | 半導体装置の製造方法 | |
| JP3064991B2 (ja) | 半導体装置の製造方法 | |
| JP3206419B2 (ja) | 半導体装置の製造方法 | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| JP3161767B2 (ja) | 半導体素子の製造方法 | |
| JP2931243B2 (ja) | 半導体素子の製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| KR20050069170A (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| KR100190045B1 (ko) | 반도체장치의 제조방법 및 그 구조 | |
| KR20000041809A (ko) | 트랜지스터의 제조방법 | |
| JP3366709B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100210331B1 (ko) | 수평 이중 확산 mos 트랜지스터의 제조 방법 | |
| JPH05110071A (ja) | 半導体装置 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| KR20000019155A (ko) | 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 | |
| JPS62261174A (ja) | 半導体装置の製造方法 | |
| JPS61101077A (ja) | 半導体装置の製造方法 | |
| JPS6373667A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| KR100266689B1 (ko) | 고전압 수평 확산 모스 트랜지스터 제조방법 | |
| JP3132880B2 (ja) | 半導体装置の製造方法 | |
| KR100529447B1 (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |