KR102112114B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 기판 상에 배치되는 제1 유전체층과, 상기 제1 유전체층 상에 배치되는 플로팅 게이트와, 제어 게이트와, 상기 플로팅 게이트와 상기 제어 게이트 사이에 배치되며, 실리콘 산화물층, 실리콘 질화물층, 및 실리콘 산화물과 실리콘 질화물의 다층 중 하나를 갖는 제2 유전체층과, 소거 게이트와 선택 게이트를 포함한다. 상기 소거 게이트와 상기 선택 게이트는 바닥의 폴리실리콘층과 상위 금속층의 스택을 포함한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
<관련 출원과의 상호 참조>
본 출원은 2016년 11월 29일에 출원한 미국 특허 가출원 번호 제62/427,484호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 개시내용은 참조에 의해 본 명세서에 포함된다.
<기술 분야>
본 개시내용은 반도체 집적 회로에 관한 것이며, 보다 구체적으로는 비휘발성 메모리 셀과 주변 회로를 포함하는 반도체 디바이스와, 그 제조 공정에 관한 것이다.
반도체 산업이 디바이스 고밀도화, 고성능, 및 저비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 접촉 저항을 줄이고 리소그래피 공정 수의 증가를 억제하는데 어려움이 있다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a 내지 도 1d는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 2a 내지 도 2d는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 3a 내지 도 3c는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다. 도 3d는 도 3c의 영역(A1)에 대응하는 스택 구조(stacked structure)를 도시하는 확대 단면도를 보여준다.
도 4a 내지 도 4c는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 5a 내지 도 5c는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 6a 내지 도 6c는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 7a 내지 도 7c는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 8a 내지 도 8c는 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 9a 내지 도 9c는 본 개시내용의 다른 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 10a 내지 도 10c는 본 개시내용의 다른 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
도 11a 내지 도 11c는 본 개시내용의 다른 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 요소들의 치수는 개시하는 범위 또는 수치에 한정되지 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수 있다. 또한, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피처가 상이한 스케일로 임의대로 도시될 수 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 디바이스는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다.
본 실시형태에 있어서, 반도체 디바이스는 비휘발성 메모리(NVM, non-volatile memory) 셀과, 로직 회로 등의 주변 회로를 포함한다. 주변 회로는 스태틱 랜덤 액세스 메모리(SRAM, static random access memory)도 포함할 수 있다. NVM 셀은 일반적으로 폴리실리콘층 등의 복수의 층이 적층되어 있는 스택 구조를 필요로 하는 반면, 주변 로직 회로는 일반적으로 단일 폴리실리콘층을 갖는 전계 효과 트랜지스터(FET)를 포함한다. 구조적 차이로 인해, 예컨대, NVM 셀과 주변 로직 회로 위에 층간 유전체(ILD)층이 형성될 때, NVM 셀 영역과 주변 로직 회로 영역 사이에 ILD층의 높이차가 존재한다. 이러한 높이차는 ILD층에서의 화학적 기계 연마(CMP)의 성능에 영향을 줄 수 있다.
본 개시내용에서는, NVM 셀과 주변 로직 회로를 제조하기 전에, NVM 셀 영역 내의 기판이 NVM 셀 영역과 주변 로직 회로 영역 사이에 "단차(step)"를 만들기 위해 에칭된다. 단차 높이는, 달리 단차가 형성되지 않으면 ILD층이 형성될 때의 높이차에 대응한다. 또한, 단차 근방에서의 디바이스의 배치는 피해야 한다는 것을 알아야 한다.
도 1a 내지 도 8c는 일반적으로 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다. 도 1a 내지 도 8c에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다.
도 1a에 도시하는 바와 같이, 예컨대 패드 산화물층(12)과 그 패드 산화물층(12) 상에 형성된 질화물층(13)을 포함하는 마스크층이 기판(10) 상에 형성된다. 주변 로직 회로 영역(LG)을 덮기 위해 리소그래피 공정에 의해 질화물층(13) 위에 포토 레지스트 패턴(도시 생략)이 형성된다. 에칭 마스크로서 포토 레지스트 패턴을 이용하여, NVM 영역(MC)은 노출되는 반면, 주변 로직 회로 영역(LG)은 질화물층(13)과 패트 산화물층(12)으로 덮인다. 도 1a에 도시하는 바와 같이, NVM 영역(MC)과 주변 로직 회로 영역(LG) 사이에는 전이 영역(TR)이 존재한다.
일 실시형태에 있어서, 기판(10)은 예컨대 약 1 × 1015 cm- 3 내지 약 1 × 1018 cm-3의 범위의 불순물 농도를 가진 p타입 실리콘 기판이다. 다른 실시형태에 있어서, 기판은 예컨대 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3의 범위의 불순물 농도를 가진 n타입 실리콘 기판이다. 한편, 기판은 게르마늄 등의 다른 원소 반도체와, SiC 및 SiGe 등의 IV-IV족 화합물 반도체와, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등의 III-V족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다. 일 실시형태에 있어서, 기판은 SOI(실리콘 온 절연체, silicon-on insulator) 기판의 실리콘층이다. 일부 실시형태에 있어서, 패드 산화물층(12)은 열적 성장한 실리콘 산화물이고, 질화물층(13)은 실리콘 질화물이다. 실리콘 산화물과 실리콘 질화물은 노(furnace) 또는 화학적 기상 증착(CVD)을 이용해 형성될 수 있다. 마스크층의 재료는 실리콘 산화물과 실리콘 질화물에 제한되지 않으며, 기타 적절한 마스크층 재료가 사용될 수도 있다. 일부 실시형태에 있어서, 패드 산화물층(12)의 두께는 약 3 nm 내지 약 50 nm의 범위 내에 있고, 질화물층(13)의 두께는 약 30 nm 내지 약 200 nm의 범위 내에 있다.
마스크층이 패터닝된 후에, 습식 산화(wet oxidation)를 이용해 NVM 셀 영역(MC)이 산화됨으로써 산화물층을 형성한 다음, 습식 에칭을 이용하여 산화물층이 제거되고, 그럼으로써 NVM 셀 영역(MC)과 주변 로직 회로 영역(LG) 사이에 단차를 형성한다. 그런 다음, 도 1b에 도시하는 바와 같이 질화물층(13)과 패드 산화물층(12)이 제거된다.
소정의 실시형태에 있어서, 에칭 마스크로서 패드 산화물층(12)과 질화물층(13)을 사용하여, NVM 셀 영역(MC) 내의 기판(10)이 에칭되어 단차를 형성한다.
단차가 형성된 후에, STI(shallow trench isolation)라고도 불리는 격리 절연층(20)이 도 1c에 도시하는 바와 같이 형성된다. 격리 절연층(20)을 형성하기 위해, 실리콘 산화물층(14)과 실리콘 질화물층(15)을 포함하는 마스크층이 기판(10) 상에 형성되고, 그 마스크층은 리소그래피 및 에칭 공정에 의해 패터닝된다. 이어서, 패터닝된 마스크층을 에칭 마스크로서 이용하여, 기판(10)이 트렌치 에칭되어 트렌치를 형성한다. 일부 실시형태에 있어서, 트렌치의 깊이는 약 100 nm 내지 약 1 ㎛의 범위 내에 있다.
트렌치는 실리콘 산화물 등의 절연(유전체) 재료로 충전된 다음, 절연 재료층의 상위 부분을 제거함으로써 절연층(20)을 형성하기 위해 CMP 또는 에치백 공정 등의 평탄화 공정이 수행된다. 평면도에 있어서 에칭되지 않고 실리콘 산화물 등의 절연 재료로 이루어진 STI에 의해 둘러싸이거나 분리되는 기판이 활성 영역이고, 그 위에는 트랜지스터 또는 기타 반도체 디바이스가 형성된다. 도 1c에 도시하는 바와 같이, NVM 셀 영역(MC) 및 주변 로직 회로(LG)는 전이 영역(RT) 내의 비교적 큰 격리층(20)에 의해 분리될 수 있다. 일부 실시형태에 있어서, 격리층(20)이 형성된 후에, 셀 영역과 주변 로직 회로 사이의 단차는 유지된다.
또한, 도 1d에 도시하는 바와 같이, NVM 셀 영역(MC)에서는 실리콘 산화물층(14)과 실리콘 질화물층(15)을 포함하는 마스크층이 제거되고, 로직 회로 영역(LG)은 실리콘 질화물로 이루어진 보호층(16)으로 덮여진다.
계속해서, 도 2a에 도시하는 바와 같이, NVM 셀 영역(MC) 내의 기판(10) 위에 제1 유전체층(21)과 제1 폴리실리콘층(30)이 형성된다. 제1 유전체층(21)은 NVM 셀에서 터널 산화물층으로서 활용되고, 실리콘 산화물로 제조된다. 제1 유전체층(21)의 두께는 일부 실시형태에 있어서 약 1 nm 내지 약 50 nm의 범위 내에 있다. 제1 유전체층(21)은 열 산화 또는 CVD에 의해 형성될 수 있다.
제1 폴리실리콘층(30)은 CVD에 의해 형성될 수 있다. 제1 폴리실리콘층(30)의 퇴적 두께는 일부 실시형태에 있어서 약 10 nm 내지 약 300 nm의 범위 내에 있다. 그런 다음, 제1 폴리실리콘층(30)의 두께는 화학적 기계 연마 방법 또는 에치백법 등의 평탄화 공정에 의해 줄어든다. 평탄화 공정 후에, 제1 폴리실리콘층(30)의 두께는 일부 실시형태에 있어서 약 10 nm 내지 약 200 nm의 범위 내에 있다. 제1 폴리실리콘층(30)은 불순물로 적절하게 도핑되고, NVM 셀의 플로팅 게이트에 활용된다. 제1 폴리실리콘층(30)은 비정질 실리콘층으로 대체될 수도 있다.
제1 폴리실리콘층(30)이 NVM 셀 영역(MC)에 형성된 후에, 도 2b에 도시하는 바와 같이, 제2 유전체층(35)이 형성된다. 제2 유전체층(35)은 실리콘 산화물층, 실리콘 질화물층, 또는 실리콘 산화물과 실리콘 질화물의 다층을 포함한다. 제2 유전체층의 두께는 일부 실시형태에 있어서 약 1 nm 내지 약 100 nm의 범위 내에 있다. 제2 유전체층(35)은 CVD와, 리소그래피 및 건식 에칭을 포함한 패터닝 공정에 의해 형성될 수 있다.
제2 폴리실리콘층(35)이 형성된 후에, NVM 셀 영역(MC) 및 로직 회로 영역(LG) 위에 제2 폴리실리콘층(40)이 형성된다. 일부 실시형태에 있어서, 제2 폴리실리콘층(40)은 CVD에 의해 형성될 수 있고, 제2 폴리실리콘층(40)의 두께는 약 10 nm 내지 약 100 nm의 범위 내에 있다.
또한, 도 2c에 도시하는 바와 같이, 하드 마스크층(42)이 제2 폴리실리콘층(40) 상에 형성된다. 일부 실시형태에 있어서, 하드 마스크층(42)은 CVD에 의해 형성된 실리콘 산화물로 제조될 수 있으며, 그 두께는 약 10 nm 내지 약 200 nm의 범위 내에 있다.
리소그래피 및 에칭을 포함하는 패터닝 공정을 이용하여, 하드 마스크층(42)이 패터닝되고, 패터닝된 하드 마스크층을 에칭 마스크로서 이용하여, 제2 폴리실리콘층(40)이 도 2d에 도시하는 바와 같이 패터닝된다.
NVM 셀 영역(MC)에서, 제2 폴리실리콘층(40)의 에칭은 실질적으로 제2 유전체층(35)에서 멈춘다. 이 에칭 공정을 이용하여, 제2 폴리실리콘층(40)에 의해 형성된 더미 제어 게이트(DCG)가 NVM 셀 영역(MC)에 형성된다.
본 개시내용에 있어서, "더미(dummy)"는 후속하여 제거되거나 또 다른 재료로 대체되는 층, 또는 능동 회로의 일부로서 기능하지 못하는 층을 의미한다. 그러나, 더미라고 언급하지 않더라도 일부 층들은 후속하여 또 다른 층/재료로 대체될 수도 있다.
제2 폴리실리콘층(40)의 패터닝 공정 후에, 제1 측벽 스페이서(45)는 도 3a에 도시하는 바와 같이, NVM 셀 영역(MC) 및 로직 회로 영역(LG) 양 영역에서 패터닝된 제2 폴리실리콘층의 양 측부 상에 형성된다.
일부 실시형태에서는 제1 측벽 스페이서(45)가 실리콘 산화물로 제조된다. 실리콘 산화물로 이루어진 블랭킷층이 예컨대 CVD에 의해, 기판 전체 위에 형성된 다음, 비등방성 에칭이 수행됨으로써, 제1 측벽 스페이서(45)를 형성한다. 제1 측벽 스페이서(45)의 두께는 일부 실시형태에 있어서 약 1 nm 내지 약 20 nm의 범위 내에 있다.
제1 측벽 스페이서(45)는 도 3c의 영역(A1)에 대응하는 확대된 단면도인 도 3d에 도시하는 바와 같이, 2개의 실리콘 산화물층(45-1 및 45-3) 사이에 실리콘 질화물층(45-2)이 끼어 있는 ONO막을 포함한다. 일부 실시형태에 있어서, 실리콘 산화물층(45-1), 실리콘 질화물층(45-2) 및 실리콘 산화물층(45-3)의 두께는 각각 약 1-20 nm, 약 1-30 nm, 및 약 1-20 nm의 범위 내에 있다. 소정의 실시형태에 있어서, 제1 측벽 스페이서(45)는 단일층의 실리콘 질화물 또는 실리콘 산질화물이다.
제1 측벽 스페이서(45)가 형성된 후에, 제2 유전체층(35)과 제1 폴리실리콘층(30)은 도 3b에 도시하는 바와 같이, 건식 에칭 공정을 이용하여 패터닝된다. 제2 유전체층(35)은 실리콘 산화물층, 실리콘 질화물층, 및 실리콘 산화물과 실리콘 질화물의 다층 중 하나이다.
아울러, 도 3c에 도시하는 바와 같이, 제2 측벽 스페이서(48)가 형성되고, 소거 게이트 산화물(erase-gate oxide)(49)이 형성된다. 제2 측벽 스페이서(48)는 유전체 재료로 이루어진 하나 이상의 층으로 구성된다. 일 실시형태에 있어서, 제2 측벽 스페이서(48)는 실리콘 질화물로 제조된다. 소거 게이트 산화물(49)은 실리콘 산화물로 제조된다. 일부 실시형태에 있어서, 실리콘 산화물층이 형성된 다음에, 소거 게이트 영역으로부터 실리콘 산화물층을 제거하도록 실리콘 산화물층이 패터닝되고, 그런 다음 습식 산화가 행해짐으로써, 소거 게이트 산화물(49)을 형성한다. 소정의 실시형태에서는 선택 게이트를 위한 게이트 유전체층(22)도 형성된다. 일부 실시형태에서는, 제1 유전체층(21)이 게이트 유전체층(22)으로 남는다.
이어서, 도 4a에 도시하는 바와 같이, 제3 폴리실리콘층(50)이 기판 위에 형성되고, 실리콘 산화물로 이루어진 하드 마스크층(52)이 제3 폴리실리콘층 상에 또 형성된다. 제3 유전체층(50)의 두께는 일부 실시형태에 있어서 약 40 nm 내지 약 200 nm의 범위 내에 있다.
패터닝 공정을 이용하여, NVM 셀 영역(MC)에서, 소거 게이트(DEG)가 스택 구조 사이에 형성되고, 소거 게이트가 형성되지 않은 스택 구조의 측면에 선택 게이트(SG)(워드 라인)가 형성됨으로써, 도 4b에 도시하는 바와 같이, 메모리 셀 구조를 형성한다. 소거 게이트(DEG) 및 선택 게이트(DSG)의 제3 폴리실리콘층(50)이 후속하여 본 실시형태의 경우 금속 재료로 대체되기 때문에, 소거 게이트(DEG)와 선택 게이트(DSG) 둘 다는 더미 게이트이다.
계속하여, 메모리 셀 구조는 도 4c에 도시하는 바와 같이, 실리콘 산화물 또는 질화물층(54) 및 보호층(56)으로 덮인다. 보호층(56)은 예컨대 폴리실리콘 또는 비정질 실리콘으로 제조된다.
그런 다음, 도 5a에 도시하는 바와 같이, 로직 회로 영역(LG) 내의 스택 층들이 제거된다.
NVM 셀 영역(MC)이 덮인 후에, 도 5b에 도시하는 바와 같이, 게이트 유전체층(63)이 NVM 셀 영역(MC) 및 로직 회로 영역(LG) 위에 형성된다.
게이트 유전체층(63)은 실리콘 질화물보다 유전 상수가 높은 하이k 유전체 재료로 이루어진 하나 이상의 층을 포함한다. 통상, 하이k 유전체 재료의 유전 상수는 10 이상이다. 일부 실시형태에 있어서, 게이트 유전체층(63)은 Hf, Y, Ta, Ti, Al 및 Zr를 포함하는 하나 이상의 산화물, 또는 기타 적절한 유전체 재료를 포함한다. 소정의 실시형태에서는, HfO2가 사용된다. 일부 실시형태에 있어서, 실리콘 산화물로 이루어지는 계면층(61)이 하이k 게이트 유전체층(63)이 형성되기 전에 형성된다.
게이트 유전체층(63)은 CVD에 의해 형성될 수 있다. 게이트 유전체층(63)의 두께는 일부 실시형태에 있어서 약 1 nm 내지 약 50 nm의 범위 내에 있다.
또한, 도 5b에 도시하는 바와 같이, 제4 폴리실리콘층(60)이 형성되고, 하드 마스크층(62)이 제4 폴리실리콘층(60) 상에 형성된다. 일부 실시형태에 있어서, 제4 폴리실리콘층(60)은 CVD에 의해 형성될 수 있고, 제4 폴리실리콘층(60)의 두께는 약 10 nm 내지 약 100 nm의 범위 내에 있다. 일부 실시형태에 있어서, 하드 마스크층(62)은 CVD에 의해 형성된 실리콘 산화물로 제조될 수 있으며, 그 두께는 약 10 nm 내지 약 200 nm의 범위 내에 있다.
리소그래피 및 에칭을 포함하는 패터닝 공정을 이용하여, 하드 마스크층(62)이 패터닝되고, 패터닝된 하드 마스크층을 에칭 마스크로서 이용하여, 제4 폴리실리콘층(60)이 도 5c에 도시하는 바와 같이 패터닝된다. 이 에칭 공정을 이용하여, 제4 폴리실리콘층(60)에 의해 형성된 제1 더미 게이트(DG1)와 제2 더미 게이트(DG2) 둘 다가 로직 회로 영역(LG)에 형성된다.
제4 폴리실리콘층(60)의 패터닝 공정 후에, 제3 측벽 스페이서(68)는 도 5c에 도시하는 바와 같이, 로직 회로 영역(LG) 내의 패터닝된 제4 폴리실리콘층의 양쪽 대향면 상에 형성된다.
일부 실시형태에서는 제3 측벽 스페이서(68)가 실리콘 산화물 또는 SiN로 제조된다. 실리콘 산화물로 이루어진 블랭킷층이 예컨대 CVD에 의해, 기판 전체 위에 형성된 다음, 비등방성 에칭이 수행됨으로써, 제3 측벽 스페이서(68)를 형성한다. 제3 측벽 스페이서(68)의 두께는 일부 실시형태에 있어서 약 1 nm 내지 약 20 nm의 범위 내에 있다.
제3 측벽 스페이서를 가진 더미 게이트가 형성된 후에, 도 6a에 도시하는 바와 같이, 커버층(56)과 실리콘 산화물 또는 질화물층(54)은 NVM 셀 영역(MC)에서 제거된다.
그런 다음, 도 6b에 도시하는 바와 같이, 제4 측벽 스페이서(69)가 NVM 셀 영역(MC) 및 로직 회로 영역(LG) 양 영역에 형성된다. 일부 실시형태에 있어서, 제4 측벽 스페이서(69)는 약 1 nm 내지 약 50 nm의 두께로 실리콘 질화물로 제조된다.
또한, 도 6c에 도시하는 바와 같이, 실리콘 질화물 커버층(70)이 NVM 셀 영역(MC) 및 로직 회로 영역(LG) 위에 형성되고, 또한 제1 층간 유전체(ILD)층(72)이 실리콘 질화물 커버층(70) 상에 형성된다.
일부 실시형태에 있어서, 실리콘 질화물 커버층(70)은 CVD에 의해 형성될 수 있고, 약 1 nm 내지 약 50 nm의 두께를 갖는다. 제1 ILD층(72)은 SiO2, SiN, SiOC, SiCN, SiOCN 또는 SiON, 또는 기타 적절한 유전체 재료로 이루어진 하나 이상의 층을 포함하며, CVD에 의해 형성될 수 있다. 제1 ILD층(72)의 두께는 NVM 셀 영역(MC) 및 로직 회로 영역(LG) 상의 구조들이 제1 ILD층(72) 내에 완전히 매립되도록 약 50 nm 내지 약 1000 nm의 범위 내에 있다.
제1 ILD층(72)이 형성된 후에, 도 7a에 도시하는 바와 같이, 제1 ILD층과, NVM 셀 영역(MC) 내의 메모리 셀의 상위 부분, 및 로직 회로 영역(LG) 내의 더미 게이트는 CMP에 의해 평탄화된다. CMP를 이용한 평탄화 공정에 의해, 제3 폴리실리콘층(50)으로 이루어진 더미 선택 게이트(DSG) 및 더미 소거 게이트(DEG)의 상위 부분, 제2 폴리실리콘층(40)으로 이루어진 더미 제어 게이트(DCG)의 상위 부분, 및 제4 폴리실리콘층(60)으로 이루어진 더미 게이트(DG1, DG2)의 상위 부분이 도 7a에 도시하는 바와 같이 노출된다.
다음으로, 더미 제어 게이트(DCG), 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 상위 부분과 더미 게이트(DG2)의 상위 부분이 제1 마스크 패턴(80)으로부터 노출되도록 제1 마스크 패턴(80)이 형성된다. 그런 다음, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 제3 폴리실리콘층(50), 더미 제어 게이트(DCG)의 제2 폴리실리콘층(40)과 더미 게이트(DG2)의 제4 폴리실리콘층(60)이 제거되어 도 7b에 도시하는 바와 같이 각각 개구부(82, 81 및 83)를 형성한다.
본 실시형태에 있어서, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 제3 폴리실리콘층(50)은 도 7b에 도시하는 바와 같이 부분적으로만 제거되며, 제3 폴리실리콘층(50)은 개구부(82)의 바닥에 남는다. 제3 폴리실리콘층(50)의 두께가 더미 제어 게이트(DCG)를 위한 제2 폴리실리콘층(40) 및 더미 게이트(DG2)를 위한 제4 폴리실리콘층(60)의 두께보다 훨씬 두껍기 때문에, 제3 폴리실리콘층(50)은 제2 및 제4 폴리실리콘층이 에칭으로 완전히 제거될 때에 개구부(82)의 바닥에 남게 된다.
개구부(82, 81 및 83)가 형성된 후에, 이들 개구부는 도 7c에 도시하는 바와 같이 제1 전도성 재료(85)로 이루어진 하나 이상의 층으로 충전되어, 금속 소거 게이트(EG), 금속 선택 게이트(SG), 금속 제어 게이트(CG), 및 금속 게이트(LG2)를 형성한다. 제3 폴리실리콘층(50)이 남아 있기 때문에, 제1 전도성 재료(85)는 잔여 제3 폴리실리콘층(50) 상에 형성된다. 다시 말해, 금속 소거 게이트(EG)와 금속 선택 게이트(SG)는 폴리실리콘층과 금속층을 포함한다. 일부 실시형태에 있어서, 제1 전도성 재료(85)는 일함수 조절층과 본체 금속층을 포함한다.
본 개시내용에 있어서, 더미 게이트(DG1)는 p채널 FET과 n채널 FET 중 하나를 위한 것이고, 더미 게이트(DG2)는 p채널 FET과 n채널 FET 중 다른 하나를 위한 것이다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상, 또는 기타 전도성 재료가 일함수 조절층으로서 이용되고, p채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상, 또는 기타 적절한 전도성 재료가 일함수 조절층으로서 이용된다. 본 실시형태에 있어서, p채널 FET과 n채널 FET에 대한 일함수 조절층이 서로 다르다. p채널 FET 및 n채널 FET을 위한 본체 금속층은 동일하거나 다를 수 있으며, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi 중 하나 이상, 및 기타 적절한 전도성 재료를 포함한다.
본 개시내용의 일 실시형태에 있어서, 더미 게이트(DG2)는 p채널 FET를 위한 것이다. 따라서, 제어 게이트(CG)를 위한 제1 전도성 재료(85)의 구조는 p채널 FET의 금속 게이트(LG2)의 그것과 동일하다.
전도성 재료층(85)은, 두꺼운 전도성 재료층을 퇴적하여 제1 ILD층(72)의 상위 표면 상에 퇴적된 전도성 재료층을 제거하기 위해 CMP 등의 평탄화 공정을 수행함으로써 형성될 수 있다. 제1 마스크 패턴(80)도 CMP 중에 제거된다.
그런 다음, 더미 게이트(DG1)의 상위 부분이 제2 마스크 패턴(86)으로부터 노출되도록 제2 마스크 패턴(86)이 형성된다. 제2 마스크 패턴(86)은 일부 실시형태에서는 포토 레지스트로 제조되고, 다른 실시형태에서는 실리콘 질화물, 알루미늄 산화물 또는 전이 금속 질화물로 제조된다. 그런 다음, 도 8a에 도시하는 바와 같이, 더미 게이트(DG1)의 제4 폴리실리콘층(60)이 제거되어 개구부(87)를 형성한다. 그리고, 도 7c의 공정과 유사하게, 도 8b에 도시하는 바와 같이, 제2 전도성 재료층(88)이 개구부(87)에 형성되어 n채널 FET을 위한 금속 게이트(LG1)를 형성한다.
계속해서, 도 8c에 도시하는 바와 같이, 도 8b에 도시한 구조 위에 제2 ILD층(90)이 형성되고, 컨택 플러그(95)가 형성된다. 제2 ILD층(90)은 SiO2, SiN, SiOC, SiCN, SiOCN 또는 SiON 등의 실리콘계 절연 재료, 또는 CVD에 의해 형성된 기타 적절한 유전체 재료로 이루어진 하나 이상의 층을 포함한다. 일부 실시형태에 있어서, 제2 ILD층(90)의 두께는 약 100 nm 내지 약 1000 nm의 범위 내에 있다. 컨택 플러그(95)는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi 중 하나 이상을 포함하는 전도성 재료, 및 기타 적절한 전도성 재료로 제조된다. 도 8c에는 도시하지 않지만, 컨택 플러그(95)는 제어 게이트 상에도 배치된다.
도 9a 내지 도 9c는 본 개시내용의 다른 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다. 도 1a 내지 도 8c에 대해 설명한 이상의 실시형태와 동일하거나 유사한 구성, 구조, 재료, 공정, 및/또는 단계가 이하의 실시형태에서 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다. 다음의 실시형태에서는, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 제3 폴리실리콘층이 완전히 제거된다.
도 7b와 유사하게, 도 9a에 도시하는 바와 같이, 더미 제어 게이트(DCG), 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 상위 부분과 더미 게이트(DG2)의 상위 부분이 제1 마스크 패턴(80)으로부터 노출되도록 제1 마스크 패턴(80)이 형성된다. 그런 다음, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 제3 폴리실리콘층(50), 더미 제어 게이트(DCG)의 제2 폴리실리콘층(40)과 더미 게이트(DG2)의 제4 폴리실리콘층(60)이 제거되어 도 9a에 도시하는 바와 같이 각각 개구부(82, 81 및 83)를 형성한다. 도 9a에 도시하는 바와 같이, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 제3 폴리실리콘층이 완전히 제거된다.
계속해서, 도 7c와 유사하게, 개구부는 도 9b에 도시하는 바와 같이 제1 전도성 재료(85)로 이루어진 하나 이상의 층으로 충전되어, 금속 소거 게이트(EG), 금속 선택 게이트(SG), 금속 제어 게이트(CG), 및 p채널 FET을 위한 금속 게이트(LG2)를 형성한다. 제3 폴리실리콘층(50)이 완전히 제거되기 때문에, 제1 전도성 재료(85)는 소거 게이트와 선택 게이트에서 게이트 유전체층(22) 상에 형성된다. 그 후에, 도 8a와 도 8b의 공정과 유사하게, 도 9c에 도시하는 바와 같이, 제2 전도성 재료층(88)이 개구부(87)에 형성되어 n채널 FET을 위한 금속 게이트(LG1)를 형성한다.
계속해서, 도 8c와 유사하게, 도 9c에 도시하는 바와 같이, 도 9b에 도시한 구조 위에 제2 ILD층(90)이 형성되고, 컨택 플러그(95)가 형성된다.
도 10a 내지 도 10c는 본 개시내용의 다른 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다. 도 1a 내지 도 9b에 대해 설명한 이상의 실시형태와 동일하거나 유사한 구성, 구조, 재료, 공정, 및/또는 단계가 이하의 실시형태에서 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다. 다음의 실시형태에서는, 소거 게이트 및 선택 게이트의 폴리실리콘층이 제1 전도성 재료(85)로 대체되지 않고(즉, 이들 게이트는 더미 게이트가 아니며), 그렇기 때문에, 폴리실리콘층(50)에 의해 형성된다.
도 10a에 도시하는 바와 같이, 더미 제어 게이트(DCG)의 상위 부분과 더미 게이트(DG2)의 상위 부분이 제1 마스크 패턴(80')으로부터 노출되도록 제1 마스크 패턴(80')이 형성된다. 제1 마스크 패턴(80')은 일부 실시형태에서는 포토 레지스트로 제조되고, 다른 실시형태에서는 실리콘 질화물, 알루미늄 산화물 또는 전이 금속 질화물로 제조된다. 그런 다음, 더미 제어 게이트(DCG)의 제2 폴리실리콘층(40)과 더미 게이트(DG2)의 제4 폴리실리콘층(60)이 제거되어 도 10a에 도시하는 바와 같이 각각 개구부(81 및 83)를 형성한다.
개구부(81 및 83)가 형성된 후에, 이들 개구부는 도 10b에 도시하는 바와 같이, 제1 전도성 재료(85)로 이루어진 하나 이상의 층으로 충전된다.
그 후에, 도 8a와 도 8b의 공정과 유사하게, 도 9c에 도시하는 바와 같이, 제2 전도성 재료층(88)이 형성되어 n채널 FET을 위한 금속 게이트(LG1)를 형성한다. 계속해서, 도 8c와 유사하게, 도 10c에 도시하는 바와 같이, 제2 ILD층(90)이 형성되고, 컨택 플러그(95)가 형성된다.
도 11a 내지 도 11c는 본 개시내용의 다른 실시형태에 따른 비휘발성 메모리 셀과 주변 로직 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 예시적인 단면도를 보여준다. 도 1a 내지 도 10c에 대해 설명한 이상의 실시형태와 동일하거나 유사한 구성, 구조, 재료, 공정, 및/또는 단계가 이하의 실시형태에서 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다. 다음의 실시형태에서는, 제어 게이트의 폴리실리콘층(40)이 제1 전도성 재료(85)로 대체되지 않고, 그래서 폴리실리콘층(40)에 의해 형성된다(즉, 폴리실리콘층(40)은 더미 게이트가 아니다).
도 7b와 유사하게, 도 11a에 도시하는 바와 같이, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 상위 부분과 더미 게이트(DG2)의 상위 부분이 제1 마스크 패턴(80")으로부터 노출되도록 제1 마스크 패턴(80")이 형성된다. 그런 다음, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 제3 폴리실리콘층(50)과 더미 게이트(DG2)의 제4 폴리실리콘층(60)이 제거되어 도 11a에 도시하는 바와 같이 각각 개구부(82" 및 83)를 형성한다. 도 11a에 도시하는 바와 같이, 일 실시형태에서는, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)의 제3 폴리실리콘층(50)이 완전히 제거된다. 다른 실시형태에 있어서, 도 7b와 유사하게, 더미 소거 게이트(DEG) 및 더미 선택 게이트(DSG)를 위한 제3 폴리실리콘층(50)은 부분적으로만 제거되어 개구부의 바닥에 남게 된다.
계속해서, 도 7c 또는 도 9b와 유사하게, 개구부(82", 83)는 도 11b에 도시하는 바와 같이, 제1 전도성 재료(85)로 이루어진 하나 이상의 층으로 충전되어, 금속 소거 게이트(EG), 금속 선택 게이트(SG), 및 p채널 FET을 위한 금속 게이트(LG2)를 형성한다.
그 후에, 도 8a와 도 8b의 공정과 유사하게, 제2 전도성 재료층(88)이 형성되어 n채널 FET을 위한 금속 게이트(LG1)를 형성한다. 계속해서, 도 8c와 유사하게, 도 11c에 도시하는 바와 같이, 제2 ILD층(90)이 형성되고, 컨택 플러그(95)가 형성된다.
전술한 실시형태에서는, 게이트(LG1)가 n채널 FET용이고, 게이트(LG2)가 p채널 FET용이다. 소정의 실시형태에서는, 게이트(LG1)가 p채널 FET용이고, 게이트(LG2)가 n채널 FET용이다. 이러한 경우에, 동일한 전도성 재료 구조(85)가 NVM 셀의 게이트와 n채널 FET의 게이트에 사용된다. 다시 말해, NVM 셀을 위한 금속 게이트가 로직 회로 영역(LG) 내의 p채널 FET 또는 n채널 FET 중 어느 하나와 동일한 전도성 금속 구조를 갖는다.
본 명세서에서 전체 효과에 대해 반드시 논의하지 않고, 특정 효과가 모든 실시형태 또는 실시예에서 필요하지 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
본 개시내용의 일부 실시형태에 따르면, NVM 셀의 소거 게이트 및 선택 게이트가 금속 재료로 제조되기 때문에, 이들 게이트의 저항 및 게이트와 컨택 플러그 간의 접촉 저항(contact resistance)이 감소할 수 있다. 또한, 본 개시내용의 일부 실시형태에 따르면, NVM 셀의 게이트 전극이 금속 재료로 제조되기 때문에, 제어 게이트의 저항이 감소할 수 있다. 아울러, 게이트 대체 공정이 NVM 셀 영역과 로직 회로 영역에서 동시에 행해지기 때문에, 리소그래피 공정 횟수의 증가를 최소화할 수 있다.
본 개시내용의 일 양태에 따르면, 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 셀 구조가 형성된다. 셀 구조는, 제1 유전체층 위에 배치된 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 위에 배치된 제2 유전체층과, 상기 제2 유전체층 위에 배치된 제2 폴리실리콘층을 포함하는 스택 구조(stacked structure)와, 상기 스택 구조의 양 측부에 배치된 제3 폴리실리콘층을 포함한다. 상기 제3 폴리실리콘층이 적어도 부분적으로 제거되어, 소거 게이트 공간과 선택 게이트 공간을 형성한다. 전도성 재료가 상기 소거 게이트 공간과 상기 선택 게이트 공간에 형성된다.
본 개시내용의 다른 양태에 따르면, 메모리 셀 영역에 배치되는 비휘발성 메모리와, 로직 회로 영역에 배치되는 전계 효과 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 상기 메모리 셀 영역에서 상기 비휘발성 메모리를 위한 셀 구조가 형성된다. 셀 구조는, 제1 유전체층 위에 배치된 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 위에 배치된 제2 유전체층과, 상기 제2 유전체층 위에 배치된 제2 폴리실리콘층을 포함하는 스택 구조와, 상기 스택 구조의 양 측부에 배치된 제3 폴리실리콘층을 포함한다. 상기 로직 회로 영역에서 상기 전계 효과 트랜지스터를 위한 더미 게이트 구조가 형성된다. 상기 더미 게이트 구조는, 기판 위에 배치되는 게이트 유전체층과, 폴리실리콘으로 제조되며 상기 게이트 유전체층 위에 배치되는 더미 로직 게이트를 포함한다. 상기 제3 폴리실리콘층과 상기 더미 로직 게이트가 적어도 부분적으로 제거됨으로써, 상기 메모리 셀 영역에서 소거 게이트 공간과 선택 게이트 공간을 그리고 상기 로직 회로 영역에서 로직 게이트 공간을 형성한다. 상기 소거 게이트 공간, 상기 선택 게이트 공간, 및 상기 로직 게이트 공간에 전도성 재료가 있다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 기판 상에 배치되는 제1 유전체층과, 상기 유전체층 상에 배치되는 플로팅 게이트와, 제어 게이트와, 상기 플로팅 게이트와 상기 제어 게이트 사이에 배치되며, 실리콘 산화물층, 실리콘 질화물층, 및 실리콘 산화물과 실리콘 질화물의 다층 중 하나를 갖는 제2 유전체층과, 소거 게이트와 선택 게이트를 포함한다. 상기 소거 게이트와 상기 선택 게이트는 바닥의 폴리실리콘층과 상위 금속층의 스택을 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있음을 알아야 한다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것도 인식해야 한다.
<부기>
1. 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
셀 구조를 형성하는 단계로서, 상기 셀 구조는,
제1 유전체층 위에 배치된 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 위에 배치된 제2 유전체층과, 상기 제2 유전체층 위에 배치된 제2 폴리실리콘층을 포함하는 스택 구조(stacked structure)와,
상기 스택 구조의 양 측부에 배치된 제3 폴리실리콘층을 포함하는 것인, 상기 셀 구조 형성 단계와,
상기 제3 폴리실리콘층을 적어도 부분적으로 제거하여, 소거 게이트 공간과 선택 게이트 공간을 형성하는 단계와,
상기 소거 게이트 공간과 상기 선택 게이트 공간에 전도성 재료를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 셀 구조 형성 단계는,
기판 위에 상기 제1 유전체층을 형성하는 단계와,
상기 제1 유전체층 위에 상기 제1 폴리실리콘층을 위한 제1 폴리실리콘막을 형성하는 단계와,
상기 제1 폴리실리콘막 위에 상기 제2 유전체층을 위한 제2 유전체막을 형성하는 단계와,
상기 제2 유전체막 위에 상기 제2 폴리실리콘층을 위한 제2 폴리실리콘막을 형성하는 단계와,
상기 제2 폴리실리콘막을 패터닝하여, 상기 제2 폴리실리콘층을 형성하는 단계와,
상기 제2 폴리실리콘층이 형성된 후에, 상기 제2 유전체막과 상기 제1 폴리실리콘막을 패터닝하여, 상기 스택 구조를 형성하는 단계와,
상기 스택 구조의 양 측부에 상기 제3 폴리실리콘층을 위한 제3 폴리실리콘막을 형성하는 단계와,
상기 스택 구조와 상기 제3 폴리실리콘막에 대해 평탄화 공정을 수행하여, 상기 제3 폴리실리콘층을 형성하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
3. 제2항에 있어서, 상기 제2 폴리실리콘막이 패터닝된 후에 그리고 상기 제2 유전체막과 상기 제1 폴리실리콘막이 패터닝되기 전에, 상기 제2 폴리실리콘층의 양 측부 상에 제1 측벽 스페이서를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
4. 제3항에 있어서, 상기 제2 유전체막과 상기 제1 폴리실리콘막이 패터닝된 후에, 제2 측벽 스페이서를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
5. 제4항에 있어서, 상기 제1 측벽 스페이서는 2개의 실리콘 산화물층 사이에 실리콘 질화물층이 끼어 있는 ONO막을 포함하는 것인 반도체 디바이스 제조 방법.
6. 제1항에 있어서,
상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제2 폴리실리콘층도 제거되어, 제어 게이트 공간을 형성하고,
상기 전도성 재료는 상기 제어 게이트 공간에도 형성되는 것인 반도체 디바이스 제조 방법.
7. 제1항에 있어서,
상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제3 폴리실리콘층의 바닥부는 상기 소거 게이트 공간과 상기 선택 게이트 공간에 남아 있고,
상기 전도성 재료는 상기 소거 게이트 공간과 상기 선택 게이트 공간에서 잔여 제3 폴리실리콘층 상에 형성되는 것인 반도체 디바이스 제조 방법.
8. 제7항에 있어서,
상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제2 폴리실리콘층도 제거되어, 제어 게이트 공간을 형성하며,
상기 제2 폴리실리콘층은 상기 제어 게이트 공간에 남아 있지 않고,
상기 전도성 재료는 상기 제어 게이트 공간에서 상기 제2 유전체층 상에도 형성되는 것인 반도체 디바이스 제조 방법.
9. 제7항에 있어서, 상기 잔여 제3 폴리실리콘층의 두께는 10 nm 내지 100 nm의 범위 내에 있는 것인 반도체 디바이스 제조 방법.
10. 제1항에 있어서,
상기 제3 폴리실리콘층은 완전히 제거되고, 상기 소거 게이트 공간과 상기 선택 게이트 공간에는 상기 제3 폴리실리콘층이 남아 있지 않으며,
상기 전도성 재료는 상기 소거 게이트 공간과 상기 선택 게이트 공간에서 유전체층 상에 형성되는 것인 반도체 디바이스 제조 방법.
11. 메모리 셀 영역에 배치되는 비휘발성 메모리와 로직 회로 영역에 배치되는 전계 효과 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
상기 메모리 셀 영역에서 상기 비휘발성 메모리를 위한 셀 구조를 형성하는 단계로서, 상기 셀 구조는,
제1 유전체층 위에 배치된 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 위에 배치된 제2 유전체층과, 상기 제2 유전체층 위에 배치된 제2 폴리실리콘층을 포함하는 스택 구조와,
상기 스택 구조의 양 측부에 배치된 제3 폴리실리콘층을 포함하는 것인, 상기 셀 구조 형성 단계와,
상기 로직 회로 영역에서 상기 전계 효과 트랜지스터를 위한 더미 게이트 구조를 형성하는 단계로서, 상기 더미 게이트 구조는,
기판 위에 배치되는 게이트 유전체층과,
폴리실리콘으로 제조되며, 상기 게이트 유전체층 위에 배치되는 더미 로직 게이트를 포함하는 것인, 상기 더미 게이트 구조 형성 단계와,
상기 제3 폴리실리콘층과 상기 더미 로직 게이트를 적어도 부분적으로 제거하여, 상기 메모리 셀 영역에서 소거 게이트 공간과 선택 게이트 공간을 그리고 상기 로직 회로 영역에서 로직 게이트 공간을 형성하는 단계와,
상기 소거 게이트 공간, 상기 선택 게이트 공간, 및 상기 로직 게이트 공간에 전도성 재료를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
12. 제11항에 있어서,
상기 셀 구조 형성 단계는,
기판 위에 상기 제1 유전체층을 형성하는 단계와,
상기 제1 유전체층 위에 상기 제1 폴리실리콘층을 위한 제1 폴리실리콘막을 형성하는 단계와,
상기 제1 폴리실리콘막 위에 상기 제2 유전체층을 위한 제2 유전체막을 형성하는 단계와,
상기 제2 유전체막 위에 상기 제2 폴리실리콘층을 위한 제2 폴리실리콘막을 형성하는 단계와,
상기 제2 폴리실리콘막을 패터닝하여, 상기 제2 폴리실리콘층을 형성하는 단계와,
상기 제2 폴리실리콘층이 형성된 후에, 상기 제2 유전체막과 상기 제1 폴리실리콘막을 패터닝하여, 상기 스택 구조를 형성하는 단계와,
상기 스택 구조의 양 측부에 상기 제3 폴리실리콘층을 위한 제3 폴리실리콘막을 형성하는 단계를 포함하고,
상기 더미 셀 구조를 형성하는 단계는,
상기 메모리 셀 구조가 형성된 후에, 상기 메모리 셀 영역을 커버층으로 덮는 단계로서, 상기 메모리 셀 영역은 상기 커버층으로 덮이는 것인, 상기 메모리 셀 영역을 덮는 단계와,
상기 기판 위에 상기 게이트 유전체층을 형성하는 단계와,
상기 게이트 유전체층 위에 상기 더미 로직 게이트를 위한 제4 폴리실리콘막을 형성하는 단계와,
상기 제4 폴리실리콘막을 패터닝하여, 상기 더미 로직 게이트를 형성하는 단계와,
상기 더미 게이트 구조가 형성된 후에, 상기 커버층을 제거하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
13. 제12항에 있어서,
상기 게이트 유전체층은 Hf, Y, Ta, Ti, Al 및 Zr의 하나 이상의 산화물을 포함하고,
상기 방법은, 상기 게이트 유전체층과 상기 제4 폴리실리콘층 사이에 전이 금속 질화물층을 형성하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
14. 제11항에 있어서,
상기 제2 유전체층은 실리콘 산화물층, 실리콘 질화물층, 및 실리콘 산화물과 실리콘 질화물의 다층 중 하나이고,
상기 더미 로직 게이트는 상기 제2 유전체층을 포함하지 않는 것인 반도체 디바이스 제조 방법.
15. 제11항에 있어서,
상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제2 폴리실리콘층도 제거되어, 제어 게이트 공간을 형성하고,
상기 전도성 재료는 상기 제어 게이트 공간에도 형성되는 것인 반도체 디바이스 제조 방법.
16. 제11항에 있어서,
상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제3 폴리실리콘층의 바닥부는 상기 소거 게이트 공간과 상기 선택 게이트 공간에 남아 있고,
상기 전도성 재료는 상기 소거 게이트 공간과 상기 선택 게이트 공간에서 잔여 제3 폴리실리콘층 상에 형성되는 것인 반도체 디바이스 제조 방법.
17. 제16항에 있어서,
상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제2 폴리실리콘층도 제거되어, 제어 게이트 공간을 형성하며,
상기 제2 폴리실리콘층은 상기 제어 게이트 공간에 남아 있지 않고,
상기 전도성 재료는 상기 제어 게이트 공간에서 상기 제2 유전체층 상에도 형성되는 것인 반도체 디바이스 제조 방법.
18. 제16항에 있어서, 상기 더미 로직 게이트의 폴리실리콘은 완전히 제거되는 것인 반도체 디바이스 제조 방법.
19. 제16항에 있어서, 상기 잔여 제3 폴리실리콘층의 두께는 10 nm 내지 100 nm의 범위 내에 있는 것인 반도체 디바이스 제조 방법.
20. 비휘발성 메모리를 포함하는 반도체 디바이스에 있어서,
상기 비휘발성 메모리는,
기판 상에 배치되는 제1 유전체층과,
상기 제1 유전체층 상에 배치되는 플로팅 게이트와,
제어 게이트와,
상기 플로팅 게이트와 상기 제어 게이트 사이에 배치되며, 실리콘 산화물층, 실리콘 질화물층, 및 실리콘 산화물과 실리콘 질화물의 다층 중 하나를 갖는 제2 유전체층과,
소거 게이트와 선택 게이트를 포함하고,
상기 소거 게이트와 상기 선택 게이트는 바닥의 폴리실리콘층과 상위 금속층의 스택을 포함하는 것인 비휘발성 메모리.

Claims (10)

  1. 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    셀 구조를 형성하는 단계로서, 상기 셀 구조는,
    제1 유전체층 위에 배치된 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 위에 배치된 제2 유전체층과, 상기 제2 유전체층 위에 배치된 제2 폴리실리콘층을 포함하는 스택 구조(stacked structure)와,
    상기 스택 구조의 양 측부에 배치된 제3 폴리실리콘층을 포함하는 것인, 상기 셀 구조 형성 단계와,
    상기 제3 폴리실리콘층을 적어도 부분적으로 제거하여, 소거 게이트 공간과 선택 게이트 공간을 형성하는 단계와,
    상기 소거 게이트 공간과 상기 선택 게이트 공간에 전도성 재료를 형성하는 단계를 포함하고,
    상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제2 폴리실리콘층도 제거되어 제어 게이트 공간을 형성하고, 상기 제3 폴리실리콘층의 바닥부는 상기 소거 게이트 공간과 상기 선택 게이트 공간에 남아있으며,
    상기 제2 폴리실리콘층은 상기 제어 게이트 공간에 남아 있지 않고,
    상기 전도성 재료는, 상기 소거 게이트 공간과 상기 선택 게이트 공간에서 잔여 제3 폴리실리콘층 상에, 그리고 상기 제어 게이트 공간에서 상기 제2 유전체층 상에 형성되는 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 셀 구조 형성 단계는,
    기판 위에 상기 제1 유전체층을 형성하는 단계와,
    상기 제1 유전체층 위에 상기 제1 폴리실리콘층을 위한 제1 폴리실리콘막을 형성하는 단계와,
    상기 제1 폴리실리콘막 위에 상기 제2 유전체층을 위한 제2 유전체막을 형성하는 단계와,
    상기 제2 유전체막 위에 상기 제2 폴리실리콘층을 위한 제2 폴리실리콘막을 형성하는 단계와,
    상기 제2 폴리실리콘막을 패터닝하여, 상기 제2 폴리실리콘층을 형성하는 단계와,
    상기 제2 폴리실리콘층이 형성된 후에, 상기 제2 유전체막과 상기 제1 폴리실리콘막을 패터닝하여, 상기 스택 구조를 형성하는 단계와,
    상기 스택 구조의 양 측부에 상기 제3 폴리실리콘층을 위한 제3 폴리실리콘막을 형성하는 단계와,
    상기 스택 구조와 상기 제3 폴리실리콘막에 대해 평탄화 공정을 수행하여, 상기 제3 폴리실리콘층을 형성하는 단계
    를 포함하는 것인 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 제2 폴리실리콘막이 패터닝된 후에 그리고 상기 제2 유전체막과 상기 제1 폴리실리콘막이 패터닝되기 전에, 상기 제2 폴리실리콘층의 양 측부 상에 제1 측벽 스페이서를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 잔여 제3 폴리실리콘층의 두께는 10 nm 내지 100 nm의 범위 내에 있는 것인 반도체 디바이스 제조 방법.
  8. 제1항에 있어서,
    상기 제3 폴리실리콘층은 완전히 제거되고, 상기 소거 게이트 공간과 상기 선택 게이트 공간에는 상기 제3 폴리실리콘층이 남아 있지 않으며,
    상기 전도성 재료는 상기 소거 게이트 공간과 상기 선택 게이트 공간에서 유전체층 상에 형성되는 것인 반도체 디바이스 제조 방법.
  9. 메모리 셀 영역에 배치되는 비휘발성 메모리와 로직 회로 영역에 배치되는 전계 효과 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    상기 메모리 셀 영역에서 상기 비휘발성 메모리를 위한 셀 구조를 형성하는 단계로서, 상기 셀 구조는,
    제1 유전체층 위에 배치된 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 위에 배치된 제2 유전체층과, 상기 제2 유전체층 위에 배치된 제2 폴리실리콘층을 포함하는 스택 구조와,
    상기 스택 구조의 양 측부에 배치된 제3 폴리실리콘층을 포함하는 것인, 상기 셀 구조 형성 단계와,
    상기 로직 회로 영역에서 상기 전계 효과 트랜지스터를 위한 더미 게이트 구조를 형성하는 단계로서, 상기 더미 게이트 구조는,
    기판 위에 배치되는 게이트 유전체층과,
    폴리실리콘으로 제조되며, 상기 게이트 유전체층 위에 배치되는 더미 로직 게이트를 포함하는 것인, 상기 더미 게이트 구조 형성 단계와,
    상기 제3 폴리실리콘층과 상기 더미 로직 게이트를 적어도 부분적으로 제거하여, 상기 메모리 셀 영역에서 소거 게이트 공간과 선택 게이트 공간을 그리고 상기 로직 회로 영역에서 로직 게이트 공간을 형성하는 단계와,
    상기 소거 게이트 공간, 상기 선택 게이트 공간, 및 상기 로직 게이트 공간에 전도성 재료를 형성하는 단계를 포함하고,
    상기 제3 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제2 폴리실리콘층도 제거되어, 제어 게이트 공간을 형성하고, 상기 제3 폴리실리콘층의 바닥부는 상기 소거 게이트 공간과 상기 선택 게이트 공간에 남아있으며,
    상기 제2 폴리실리콘층은 상기 제어 게이트 공간에 남아 있지 않고,
    상기 전도성 재료는, 상기 소거 게이트 공간과 상기 선택 게이트 공간에서 잔여 제3 폴리실리콘층 상에, 그리고 상기 제어 게이트 공간에서 상기 제2 유전체층 상에 형성되는 것인 반도체 디바이스 제조 방법.
  10. 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    셀 구조를 형성하는 단계로서, 상기 셀 구조는,
    기판 상에 배치되는 제1 유전체층과, 상기 제1 유전체층 상에 배치되는 플로팅 게이트와, 상기 플로팅 게이트 위에 배치되며 실리콘 산화물층, 실리콘 질화물층, 및 실리콘 산화물과 실리콘 질화물의 다층 중 하나를 갖는 제2 유전체층과, 상기 제2 유전체층 위에 배치되는 제1 폴리실리콘층을 포함하는 스택 구조와,
    상기 스택 구조의 양 측부에 배치된 제2 폴리실리콘층을 포함하는 것인, 상기 셀 구조 형성 단계와,
    상기 제2 폴리실리콘층을 적어도 부분적으로 제거하여, 소거 게이트 공간과 선택 게이트 공간을 형성하는 단계와,
    소거 게이트 및 선택 게이트 각각을 형성하기 위해, 상기 소거 게이트 공간 및 상기 선택 게이트 공간에 금속층을 형성하는 단계로서, 상기 소거 게이트 및 상기 선택 게이트는 바닥의 폴리실리콘층과 상위 금속층의 스택을 포함하는 것인, 상기 금속층 형성 단계를 포함하고,
    상기 제2 폴리실리콘층이 적어도 부분적으로 제거될 때에, 상기 제1 폴리실리콘층도 제거되어, 제어 게이트 공간을 형성하고,
    제어 게이트를 형성하기 위해, 상기 금속층은 상기 제어 게이트 공간에도 형성되는 것인 반도체 디바이스 제조 방법.
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