JP2016051735A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
Description
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性(書込・消去・読出時の印加電圧の極性やキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置の製造方法を、図1〜図19を参照して説明する。本実施の形態の半導体装置は、スプリットゲート型のMONOSメモリを含むものである。
本実施の形態の半導体装置のメモリセルMCは、図18のメモリセル領域1Aに示すように、制御トランジスタとメモリトランジスタとを含んでいる。制御トランジスタを構成するメタルゲート電極である制御ゲート電極CGは、半導体基板SB上に、ゲート絶縁膜である絶縁膜IF5と、ゲート絶縁膜を構成するhigh−k膜である絶縁膜HK1とを介して形成されている。絶縁膜HK1は絶縁膜IF5上に形成されている。制御ゲート電極CGの底面および両側の側壁は絶縁膜HK1により覆われている。
次に、不揮発性メモリの動作例について、図20を参照して説明する。
図18に示すように、本実施の形態の半導体装置は、不揮発性メモリのメモリセルMCを備えた半導体装置であり、メモリセルMCは、メモリゲート電極MGと制御ゲート電極CGとを有している。
本実施の形態の半導体装置の製造方法により製造された半導体装置は、上述した本実施の形態の半導体装置と同様の効果を有する。すなわち、メモリセルMCを構成するゲート電極に金属膜を用いることで半導体装置の微細化、低抵抗化などを実現することができる。また、メモリゲート電極MGにp+型のシリコン膜PS2を用いることで、消去動作を的確に行うことができる。また、コンタクトプラグCPをシリコン膜PS2および金属膜BMの両方に接続することで、複数のメモリセルMCの相互間の性能ばらつきを抑えることができる。
<半導体装置の製造方法について>
本実施の形態では、ゲートラストプロセスによりメモリセル領域1Aのメモリセルを構成する制御ゲート電極、メモリゲート電極、high−k膜および周辺回路領域1CのMISFETを構成するゲート電極を形成し、ゲートファーストプロセスにより周辺回路領域1CのMISFETを構成するhigh−k膜を形成することについて、図21〜図34を用いて説明する。図21〜図34は、本実施の形態の半導体装置の製造工程を説明する断面図である。図21〜図34では、図1〜図16および図18と異なり、容量素子領域1Bと周辺回路領域1Cとの間に、周辺領域1Eにおける断面を示している。周辺領域1Eは、メモリセル領域1Aおよび容量素子領域1Bを含む領域と、周辺回路領域1Cとの間の領域であって、メモリセル領域1Aおよび容量素子領域1Bを含む領域の周辺の領域である。
本実施の形態の半導体装置では、前記実施の形態1と同様の効果を得ることができる。すなわち、本実施の形態では、不揮発性メモリのメモリセルMCを構成するメモリゲート電極MGを、シリコン膜PS2のみにより構成するのではなく、一部を金属膜BMにより構成することで、メモリゲート電極MGの微細化、および低抵抗化を可能とし、これにより、半導体装置の性能を向上させることを可能としている。また、制御ゲート電極CGをメタルゲート電極とすることで、制御ゲート電極CGの微細化、および低抵抗化を可能とし、これにより、半導体装置の性能を向上させることを可能としている。
以上に説明したように、本実施の形態の半導体装置の製造方法では、メモリセルMCを構成する絶縁膜HK1、制御ゲート電極CGおよびメモリゲート電極MGを構成する金属膜BMを、ゲートラストプロセスにより、溝内に埋め込む方法で形成する。これに対し、周辺回路領域1CのMISFETQ1を構成する絶縁膜HK2および導電膜T1は、ゲートファーストプロセスを行う場合と同様に、半導体基板SB上に形成した膜をパターニングすることで形成することができる。
本実施の形態では、メモリゲート電極を構成する半導体膜の膜厚が、半導体基板の主面に対して垂直な方向に延在する垂直部分と半導体基板の主面に沿って延在する水平部分とで異なるメモリセルを形成する場合について、図35〜図39を用いて説明する。図35〜図39は、本実施の形態の半導体装置の製造工程を説明する断面図である。
本実施の形態では、前記実施の形態1と同様の効果を得ることができる。
本実施の形態では、メモリゲート電極を構成する半導体膜の膜厚が、半導体基板の主面に対して垂直な方向に延在する垂直部分と半導体基板の主面に沿って延在する水平部分とで異なるメモリセルを形成する場合について、図40〜図44を用いて説明する。図40〜図44は、本実施の形態の半導体装置の製造工程を説明する断面図である。
本実施の形態では、前記実施の形態1と同様の効果を得ることができる。
1B 容量素子領域
1C 周辺回路領域
1D 給電領域
1E 周辺領域
CG 制御ゲート電極
CP コンタクトプラグ
DF n+型半導体領域
EX n−型半導体領域
G1 ゲート電極
HK1、HK2 絶縁膜
IF1〜IF12 絶縁膜
IL1、IL2 層間絶縁膜
MC メモリセル
MG メモリゲート電極
OF オフセットスペーサ
ON ONO膜
PS1〜PS4 シリコン膜
SB 半導体基板
S1、S2 シリサイド層
SW サイドウォール
Claims (16)
- 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に、第1絶縁膜を介して、第1ダミーゲート電極を形成する工程、
(c)前記第1ダミーゲート電極の側壁と、前記側壁に隣接して前記第1絶縁膜から露出する前記半導体基板を覆うように、内部に電荷蓄積部を有する第2絶縁膜、p型の導電型を有する第1半導体膜および第2半導体膜を順に形成する工程、
(d)前記第1半導体膜および前記第2半導体膜を加工することで、前記第1ダミーゲート電極の側壁に、前記第2絶縁膜を介して、前記第1半導体膜および第2半導体膜を含む第2ダミーゲート電極を形成する工程、
(e)前記第1ダミーゲート電極および前記第2ダミーゲート電極を覆うように、第1層間絶縁膜を形成する工程、
(f)前記第1層間絶縁膜を研磨して、前記第1ダミーゲート電極および前記第2ダミーゲート電極を露出させる工程、
(g)前記第2ダミーゲート電極を構成する前記第2半導体膜と、前記第1ダミーゲート電極とを除去する工程、
(h)前記(g)工程で前記第1ダミーゲート電極が除去された領域である第1溝内に、前記メモリセル用のメタルゲート電極である第1ゲート電極を形成し、
前記(g)工程で前記第2半導体膜が除去された領域である第2溝内に金属膜を形成することで、前記第1半導体膜および前記金属膜を含む第2ゲート電極を前記メモリセル用に形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
(i)前記第1半導体膜および前記金属膜の両方に接続されたコンタクトプラグを形成する工程をさらに有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程は、
(c1)前記半導体基板上に、前記第2絶縁膜および、第3半導体膜を順に形成する工程、
(c2)前記第3半導体膜にp型の不純物を打ち込むことで、前記第3半導体膜からなる前記第1半導体膜を形成する工程、
(c3)前記第1半導体膜上に前記第2半導体膜を形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(h)工程では、前記第1溝内に、窒化シリコンよりも誘電率が高い第1高誘電率絶縁膜および前記第1ゲート電極を順に形成し、
前記第2溝内に、窒化シリコンよりも誘電率が高い第2高誘電率絶縁膜および前記金属膜を順に形成することで、前記第2ゲート電極を形成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(d)工程では、前記第1半導体膜および前記第2半導体膜をエッチバックすることで、前記第1ダミーゲート電極の側壁に隣接するサイドウォール状の前記第2ダミーゲート電極を形成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
(c4)前記(d)工程後で、前記(e)工程前に、前記半導体基板の上面に前記メモリセルの第1ソース・ドレイン領域を形成する工程をさらに有する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
(c5)前記(c2)工程後、前記(c3)工程前に、前記第1半導体膜の上面に、前記半導体基板の主面に対して垂直な方向からn型の不純物を打ち込むことで、前記第1半導体膜の上面から前記第1半導体膜の途中深さに亘ってn型半導体層を形成する工程をさらに有し、
前記(g)工程では、前記第1ダミーゲート電極、前記第2半導体膜および前記n型半導体層を除去する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
(c6)前記(c2)工程後、前記第1半導体膜上に第4半導体膜を堆積する工程、
(c7)前記(c3)工程前に、前記第4半導体膜のうち、前記半導体基板の主面に沿って延在する部分に、前記半導体基板の主面に対して垂直な方向からp型の不純物を打ち込むことで、前記第4半導体膜内の一部にp型半導体層を形成する工程、
をさらに有し、
前記(g)工程では、前記第1ダミーゲート電極、前記第2半導体膜および前記第2絶縁膜の側壁に接する前記第4半導体膜を除去し、
前記(g)工程後、前記第1半導体膜の上面は、前記p型半導体層に覆われている、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
(d1)前記(d)工程後、前記半導体基板上に第3絶縁膜を介して第3ダミーゲート電極を形成する工程、
(d2)前記(e)工程前に、前記第3ダミーゲート電極の横の前記半導体基板の上面に第2ソース・ドレイン領域を形成する工程、
をさらに有し、
前記(e)工程では、前記第1乃至第3ダミーゲート電極を覆うように、前記第1層間絶縁膜を形成し、
前記(f)工程では、前記第1層間絶縁膜を研磨して、前記第1乃至第3ダミーゲート電極を露出させ、
前記(g)工程では、前記第1ゲート電極、前記第2半導体膜および前記第3ダミーゲート電極を除去し、
前記(h)工程では、前記第1ゲート電極、前記第2ゲート電極および前記第1高誘電率絶縁膜を形成し、前記(g)工程で前記第3ダミーゲート電極が除去された領域である第3溝内に、窒化シリコンより誘電率が高い第3高誘電率絶縁膜と、前記メモリセル以外のMISFET用のメタルゲート電極である第3ゲート電極とを順に形成する、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
(d1)前記(d)工程後、前記半導体基板上に第3絶縁膜、窒化シリコンより誘電率が高い第3高誘電率絶縁膜および第3ダミーゲート電極を順に形成する工程、
(d2)前記(e)工程前に、前記第3ダミーゲート電極の横の前記半導体基板の上面に第2ソース・ドレイン領域を形成する工程、
をさらに有し、
前記(e)工程では、前記第1乃至第3ダミーゲート電極を覆うように、前記第1層間絶縁膜を形成し、
前記(f)工程では、前記第1層間絶縁膜を研磨して、前記第1乃至第3ダミーゲート電極を露出させ、
(g1)前記(g)工程の前、または前記(h)工程後、前記第3ダミーゲート電極を除去し、前記第3高誘電率絶縁膜上の前記第3ダミーゲート電極が除去された領域である第3溝内に、前記メモリセル以外のMISFET用のメタルゲート電極である第3ゲート電極を形成する工程、
をさらに有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程では、前記第1絶縁膜および前記第1ダミーゲート電極を形成し、前記半導体基板上に、第4絶縁膜を介して第5半導体膜を形成することで、前記半導体基板および前記第5半導体膜を有する容量素子を形成し、
前記(e)工程では、前記第1ダミーゲート電極、前記第2ダミーゲート電極および前記第5半導体膜を覆うように、前記第1層間絶縁膜を形成し、
前記(f)工程では、前記第1層間絶縁膜を研磨して、前記第1ダミーゲート電極、前記第2ダミーゲート電極および前記第5半導体膜を露出させ、
前記(g)工程では、前記第5半導体膜を残して前記第1ダミーゲート電極および前記第2半導体膜を除去する、半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に第1絶縁膜を介して形成された、メタルゲート電極である第1ゲート電極と、
前記第1ゲート電極の側壁に、内部に電荷蓄積部を有する第2絶縁膜を介して形成された第2ゲート電極と、
前記半導体基板の主面に形成されたソース・ドレイン領域と、
を含むメモリセルを有し、
前記第2ゲート電極は、前記半導体基板上に前記第2絶縁膜を介して形成され、
前記第2ゲート電極は、金属膜を含み、さらに、前記金属膜と前記第1ゲート電極との間の領域から前記金属膜と前記半導体基板との間に亘って連続的に形成された、p型の導電型を有する第1半導体膜を含み、
前記金属膜と前記第1半導体膜との間には、窒化シリコンより誘電率が高い第1高誘電率絶縁膜が介在しており、
前記メモリセル上には、前記金属膜および前記第1半導体膜に電気的に接続されたコンタクトプラグが形成されている、半導体装置。 - 請求項12記載の半導体装置において、
前記第1半導体膜のうち、前記金属膜と前記第1ゲート電極との間に形成された第1部分の膜厚は、前記第1半導体膜のうち、前記金属膜と前記半導体基板との間に形成された第2部分の膜厚よりも大きい、半導体装置。 - 請求項12記載の半導体装置において、
前記第1半導体膜のうち、前記金属膜と前記第1ゲート電極との間に形成された第1部分の膜厚は、前記第1半導体膜のうち、前記金属膜と前記半導体基板との間に形成された第2部分の膜厚よりも小さい、半導体装置。 - 請求項14記載の半導体装置において、
前記第1半導体膜は、前記金属膜と前記第1ゲート電極との間の領域から前記金属膜と前記半導体基板との間に亘って連続的に形成された、p型の導電型を有する第2半導体膜を含み、さらに、前記金属膜と前記半導体基板との間において前記第2半導体膜上に形成されたp型半導体層を含む、半導体装置。 - 請求項12記載の半導体装置において、
前記メモリセルは、制御トランジスタおよびメモリトランジスタを含み、
前記制御トランジスタは、制御ゲート電極である前記第1ゲート電極および前記ソース・ドレイン領域を有し、
前記メモリトランジスタは、メモリゲート電極である前記第2ゲート電極および前記ソース・ドレイン領域を有する、半導体装置。
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