KR20050118494A - 하드마스크를 이용한 반도체소자의 소자분리 방법 - Google Patents

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KR20050118494A
KR20050118494A KR1020040043625A KR20040043625A KR20050118494A KR 20050118494 A KR20050118494 A KR 20050118494A KR 1020040043625 A KR1020040043625 A KR 1020040043625A KR 20040043625 A KR20040043625 A KR 20040043625A KR 20050118494 A KR20050118494 A KR 20050118494A
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Abstract

본 발명은 트렌치 식각후 잔류하는 패드질화막의 두께를 균일하게 유지하면서 패드산화막의 식각손실을 방지할 수 있는 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 소자분리 방법은 패드질화막 위에 하드마스크로 사용될 산화막을 형성하고 이 산화막을 하드마스크로 실리콘기판을 식각하여 트렌치를 형성하므로써 트렌치 식각후에 잔류하는 패드질화막의 두께를 균일하게 유지할 수 있고, 또한 본 발명은 트렌치 형성후에 트렌치 내부를 채우면서 상기 패드패턴의 측면을 덮는 보호막(감광막, 탄소화합물, SOG)을 형성하고, 보호막을 식각배리어로 하드마스크를 선택적으로 제거하므로, 하드마스크식각시 패드산화막이 식각되는 것을 방지할 수 있다.

Description

하드마스크를 이용한 반도체소자의 소자분리 방법{METHOD FOR ISOLATION IN SEMICONDUCTOR DEVICE USING HARDMASK}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 방법에 관한 것이다.
반도체 제조 공정이 고집적화 및 초미세화됨에 따라 요구되는 공정 능력 및 신뢰도는 높아지고 있다. 특히, DRAM의 경우에는 STI(Shallow Trench Isolation) 및 게이트 형성 공정에 의해 트랜지스터 특성이 대부분 결정되고, 이 트랜지스터 특성은 DRAM의 전체적인 안정성에 가장 중요한 요소로 작용한다. 따라서, STI 및 게이트 형성 공정의 안정도를 향상시키는 것은 DRAM의 전체 신뢰도를 확보하기 위해 반드시 확보하여만 하는 사항이다.
STI는 반도체소자의 소자분리방법중의 하나로서, 실리콘 기판에 트렌치(trench)를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 로코스(LOCOS)법에 의한 소자분리보다 작은 분리영역을 구현할 수 있는 기술이다.
도 1a 내지 도 1d는 종래 기술에 따른 STI법을 이용한 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(11) 상에 패드산화막(12), 패드질화막(13)을 차례로 적층한 후, 패드질화막(13) 상에 반사방지막(Bottom Anti-Reflective Coating layer, 14), 감광막(15)을 순차적으로 형성한다.
다음으로, 감광막(15)을 노광 및 현상으로 패터닝한 후, 감광막(15)을 식각배리어로 반사방지막(14), 패드질화막(13) 및 패드산화막(12)을 순차적으로 식각하여 소자분리영역이 형성될 실리콘기판(11) 표면을 노출시킨다.
도 1b에 도시된 바와 같이, 감광막(15)을 스트립한다. 이때, 감광막(15)과 동일한 유기물질인 반사방지막(14)도 식각되어 제거된다.
계속해서, 감광막(15)과 반사방지막(14) 제거후 드러난 패드질화막(13)을 하드마스크(Hardmask)로 이용하여 실리콘기판(11)을 소정 깊이로 식각하여 소자분리영역이 될 트렌치(16)를 형성한다.
도 1c에 도시된 바와 같이, 트렌치(16)를 채울때까지 패드질화막(13) 상부에 갭필절연막(17)을 증착한 후, 패드질화막(13)의 표면이 드러날때까지 갭필절연막(17)을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다.
도 1d에 도시된 바와 같이, 인산(H3PO4) 용액과 같은 습식식각을 통해 패드질화막(13)을 제거한다.
다음으로, 패드산화막(12)을 제거하기 위한 전세정 공정을 진행한다. 여기서, 전세정공정은 문터전압조절 및 웰 형성을 위한 이온주입시 적용하는 스크린산화막(screen oxide)을 형성하기 전에 실시하는 세정 공정을 일컫는다.
그러나, 종래기술은 패드질화막을 하드마스크로 하여 트렌치 형성을 위한 식각공정을 진행한 후에 잔류하는 패드질화막의 두께가 실리콘기판의 전영역에 걸쳐서 균일하지 않을 수 있다.
위와 같이, 트렌치 식각후 잔류하는 패드질화막의 두께가 불균일하면, 갭필절연막의 CMP 공정후 잔류하는 패드질화막 및 갭필절연막의 두께균일도가 불량해지고, 이는 패드질화막을 제거하기 위한 습식식각공정에서 패드질화막 아래의 활성영역을 불필요하게 식각해서 소자의 특성이 저하되는 문제가 있다. 또한, 패드질화막의 두께가 불균일하면, 패드산화막을 제거하기 위한 후속 습식 식각 공정이 진행됨에 따라 발생하는 것으로 알려진 모우트(Moat, 도 1d의 'M' 참조)의 깊이가 실리콘기판의 전영역에서 불균일해지는 문제를 초래한다.
모우트(M)의 깊이가 실리콘기판의 전영역에 걸쳐서 불균일하면 필요이상으로 게이트의 과도식각이 필요로 하게 된다. 따라서, 모우트가 형성되는 것이 불가피한 경우에는 모우트의 깊이가 실리콘기판의 전영역에 걸쳐서 균일해야 한다.
상기와 같이, 패드질화막의 두께균일도가 불량해지는 것을 방지하기 위해 패드질화막위에 다른 유전체물질(예, 산화막)을 형성하여 하드마스크로 적용하는 방법이 제안되었다.
도 2a 및 도 2b는 종래기술의 다른 예에 따른 소자분리 방법을 간략히 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(11) 상의 패드산화막(12), 패드질화막(13) 및 유전체막(18)으로 구성된 패드패턴, 특히 유전체막(18)을 하드마스크로 이용하여 실리콘기판(11)을 식각하여 트렌치(16)를 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 하드마스크로 이용된 유전체막(18)을 습식식각을 통해 제거한다.
그러나, 도 2a 및 도 2b에 도시된 종래기술은, 트렌치(16) 식각 공정후에 하드마스크로 사용된 유전체막(18)을 습식식각을 통해 제거하는 경우, 패드산화막(12)도 일부(도 2b의 'x' 참조)가 같이 제거되어 후속 공정에서 소자의 전기적 특성을 변화시키는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치 식각후 잔류하는 패드질화막의 두께를 균일하게 유지하면서 패드산화막의 식각손실을 방지할 수 있는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 소자분리 방법은 실리콘기판 상에 패드산화막, 패드질화막 및 하드마스크의 순서로 적층된 패드패턴을 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내부를 채우면서 상기 패드패턴의 측면을 덮는 보호막을 형성하는 단계, 상기 보호막을 식각배리어로 상기 하드마스크를 선택적으로 제거하는 단계, 상기 보호막을 선택적으로 제거하는 단계, 상기 트렌치를 채울때까지 상기 패드질화막 상부에 갭필절연막을 형성하는 단계, 상기 패드질화막이 노출될때까지 상기 갭필절연막을 평탄화시키는 단계, 및 상기 패드질화막과 상기 패드산화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 보호막을 형성하는 단계는 상기 트렌치를 채울때까지 상기 패드패턴 상부에 보호막을 형성하는 단계, 및 상기 패드패턴의 측면을 덮으면서 상기 트렌치 내부에만 잔류하도록 상기 보호막을 건식식각하는 단계를 포함하는 것을 특징으로 하고, 상기 보호막을 형성하는 단계는 상기 트렌치를 채울때까지 상기 패드패턴 상부에 보호막을 형성하는 단계, 및 상기 패드패턴의 측면을 덮으면서 상기 트렌치 내부에만 잔류하도록 닥터블레이드를 이용하여 상기 보호막을 긁어내는 단계를 포함하는 것을 특징으로 하며, 상기 보호막은 감광막, 탄소화합물 또는 SOG를 스핀코팅 또는 물리기상증착법으로 형성하는 것을 특징으로 하고, 상기 하드마스크를 선택적으로 제거하는 단계는 건식식각을 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3h는 본 발명의 제1실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판(21) 상에 패드산화막(22), 패드질화막(23) 및 유전체막(24)을 순차적으로 적층한다. 즉, 패드 구조를 삼중구조, 예컨대 산화막/질화막/유전체의 순서로 적층된 구조로 패드를 형성한다.
상기한 삼중 구조의 패드에서, 패드산화막(22)과 유전체막(24)은 50Å∼200Å 두께로 형성하고, 패드질화막(23)은 300Å∼500Å 두께로 형성하며, 유전체막(24)은 질화막이 아닌 산화막(Oxide)으로 형성한다.
다음으로, 유전체막(24) 상에 반사방지막(25)을 형성한 후, 반사방지막(25) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 감광막패턴(26)을 형성한다.
이어서, 감광막패턴(26)을 식각배리어로 반사방지막(25), 유전체막(24), 패드질화막(23) 및 패드산화막(22)을 차례로 식각하여 트렌치가 형성될 실리콘 기판(21) 표면을 노출시킨다.
도 3b에 도시된 바와 같이, 감광막패턴(26)을 스트립(strip) 공정을 통해 제거한다. 이때, 감광막패턴(26)과 동일하게 유기물인 반사방지막(25)도 식각되어 제거된다.
다음으로, 패드산화막(22), 패드질화막(23) 및 유전체막(24)의 순서로 적층된 패드패턴, 바람직하게는 유전체막(24)을 하드마스크로 하여 노출된 실리콘 기판(21)을 1500∼4000Å 깊이로 식각하여 트렌치(27)를 형성한다.
상기 트렌치(27)를 형성하기 위한 식각 공정시에 실질적으로 하드마스크로 작용하는 물질은 패드질화막(23)이 아니라 유전체막(24)이다.
도 3c에 도시된 바와 같이, 트렌치(27) 내부를 채울때까지 유전체막(24) 상부에 보호막(passivation layer, 28)을 도포한다.
여기서, 보호막(28)은 감광막, 탄소화합물 또는 유동성이 뛰어난 물질(예, SOG)를 스핀코팅(spin coating) 또는 물리기상증착법(PVD)으로 형성한 것으로, 후속 공정으로 진행하는 유전체막(24) 식각공정에서 패드산화막(22)이 식각되는 것을 방지하기 위해 도입된 것이다.
이하, 보호막(28)은 감광막으로 형성한 경우로 가정하며, 따라서, 희생막(28)을 '감광막(28)'이라고 약칭한다.
도 3d에 도시된 바와 같이, 감광막(28)에 대해 부분 노광(Exposure) 공정을 진행하여 일부가 소모된 감광막(28a)을 잔류시킨다.
이때, 감광막(28a)은 트렌치(27) 내부를 채우는 형태로 잔류하며, 유전체막(24) 위에는 감광막(28a)을 잔류시키지 않거나, 잔류하더라도 매우 얇게 잔류시킨다. 이하, 유전체막(24) 위에는 감광막(28a)이 잔류하지 않는 경우라고 가정한다.
그리고, 트렌치(27) 내부에 잔류하는 감광막(28a)은 패드산화막(22)보다 높이('d')가 높도록 적절히 노광 정도를 설정한다. 즉, 감광막(28a)이 패드패턴, 적어도 패드산화막(22)의 측면을 덮는 형태가 되어야 한다.
도 3e에 도시된 바와 같이, 감광막(28a)을 식각배리어로 유전체막(24)만을 선택적으로 식각할 수 있는 건식식각 방법을 이용하여 유전체막(24)을 제거한다. 여기서, 유전체막(34)을 제거하는 이유는 후속 갭필절연막 증착시 보이드없이 트렌치(27)를 갭필하기 위함이다.
위와 같이, 유전체막(24)을 식각할때는 유전체막(24)이 산화막으로 형성되었기 때문에 산화막을 식각할 수 있는 방법을 이용한다. 예를 들어, CF계 가스를 이용하여 유전체막(24)을 식각할 수 있다. 그리고, 위와 같이 CF계 가스를 이용하면 트렌치(27) 내부의 감광막(28a) 위에 다량의 폴리머를 형성해주어 감광막(28a)의 두께가 얇은 경우에 유전체막(24) 식각시 패드산화막(22)이 노출되는 것을 방지할 수 있다.
한편, 유전체막(24) 위에 감광막(28a)이 얇게 잔류하는 경우, 유전체막(24) 식각도중에 감광막이 소모되는 것으로 알려져 있으므로 트렌치(27) 내부에 감광막(28a)을 잔류시키면서 유전체막(24)을 선택적으로 식각할 수 있다.
그리고, 유전체막(24) 식각후 드러나는 패드질화막(23)은 산화막 식각공정에 대해 선택비를 가지므로 식각손실이 없다.
상기 유전체막(24) 식각후에 트렌치(27) 내부에는 식각손실이 일부 발생된 감광막(28b)이 잔류하고, 잔류하는 감광막(28b)은 유전체막(24) 식각중에 패드산화막(22)이 식각되는 것을 방지해준다.
유전체막(24) 식각시에 습식식각을 이용할 수도 있으나, 습식식각시 습식용액이 감광막과 패드패턴의 경계부분을 따라 흘러들어가 패드산화막에 어택을 가할 수 있어, 습식식각은 이용하지 않는다.
도 3f에 도시된 바와 같이, 감광막(28b)을 제거하여 트렌치(27)를 오픈시킨다. 이때, 감광막(28b)은 산소플라즈마를 이용한 건식식각방식으로 제거하며, 유전체막(24) 제거후에 잔류하는 패드질화막(23)이 식각배리어 역할을 하므로, 패드산화막(22)이 식각되는 것을 방지한다.
상기한 바와 같이, 감광막(28b)을 제거한 후에, 패드질화막(23)이 노출되고, 노출된 패드질화막(23)은 전술한 식각공정 등에서 하드마스크로 사용되지 않고 선택비를 가져 식각손실이 없기 때문에 그 두께가 실리콘기판(21)의 전영역에 걸쳐서 균일하다.
도 3g에 도시된 바와 같이, 트렌치(27)에 대해 통상적인 LET(Light Etch Treatment) 공정을 적용한 후, 트렌치(27)를 채울때까지 전면에 갭필절연막(29)을 증착한다. 이때, 갭필절연막(29)은 고밀도플라즈마방식을 이용한 산화막으로 형성하는데, 고밀도플라즈마방식을 이용하면 갭필특성이 우수하다.
계속해서, 패드질화막(23)의 표면이 드러날때까지 갭필절연막(29)을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다.
도 3h에 도시된 바와 같이, 인산(H3PO4) 용액과 같은 습식식각을 통해 패드질화막(23)을 제거한다.
다음으로, 패드산화막(22)을 제거하기 위한 전세정 공정을 진행한다. 여기서, 전세정공정은 문터전압조절 및 웰 형성을 위한 이온주입시 적용하는 스크린산화막(screen oxide)을 형성하기 전에 실시하는 세정 공정을 일컫는다.
도 4a 내지 도 4h는 본 발명의 제2실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 실리콘기판(31) 상에 패드산화막(32), 패드질화막(33) 및 유전체막(34)을 순차적으로 적층한다. 즉, 패드 구조를 삼중구조, 예컨대 산화막/질화막/유전체의 순서로 적층된 구조로 패드를 형성한다.
상기한 삼중 구조의 패드에서, 패드산화막(32)과 유전체막(34)은 50Å∼200Å 두께로 형성하고, 패드질화막(33)은 300Å∼500Å 두께로 형성하며, 유전체막(34)은 질화막이 아닌 산화막(Oxide)으로 형성한다.
다음으로, 유전체막(34) 상에 반사방지막(35)을 형성한 후, 반사방지막(35) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 감광막패턴(36)을 형성한다.
이어서, 감광막패턴(36)을 식각배리어로 반사방지막(35), 유전체막(34), 패드질화막(33) 및 패드산화막(32)을 차례로 식각하여 트렌치가 형성될 실리콘 기판(31) 표면을 노출시킨다.
도 4b에 도시된 바와 같이, 감광막패턴(36)을 스트립(strip) 공정을 통해 제거한다. 이때, 감광막패턴(36)과 동일하게 유기물인 반사방지막(35)도 식각되어 제거된다.
다음으로, 패드산화막(32), 패드질화막(33) 및 유전체막(34)의 순서로 적층된 패드패턴, 바람직하게는 유전체막(34)을 하드마스크로 하여 노출된 실리콘 기판(31)을 1500∼4000Å 깊이로 식각하여 트렌치(37)를 형성한다.
상기 트렌치(37)를 형성하기 위한 식각 공정시에 실질적으로 하드마스크로 작용하는 물질은 패드질화막(33)이 아니라 유전체막(34)이다.
도 4c에 도시된 바와 같이, 트렌치(37) 내부를 채울때까지 유전체막(34) 상부에 보호막(passivation layer, 38)을 도포한다.
여기서, 보호막(38)은 감광막, 탄소화합물 또는 유동성이 뛰어난 물질(예, SOG)를 스핀코팅(spin coating) 또는 물리기상증착법(PVD)으로 형성한 것으로, 후속 공정으로 진행하는 유전체막(34) 식각공정에서 패드산화막(32)이 식각되는 것을 방지하기 위해 도입된 것이다.
이하, 보호막(38)은 감광막으로 형성한 경우로 가정하며, 따라서, 희생막(38)을 '감광막(28)'이라고 약칭한다.
다음으로, 감광막(38)의 일부를 닥터블레이드(Doctor blade, 39)를 이용하여 긁어낸다.
도 4d에 도시된 바와 같이, 닥터블레이드(39)를 이용하여 감광막(38)을 긁어낸 후에 잔류하는 감광막(38a)이 적어도 트렌치(37) 내부를 채우는 형태이고, 바람직하게는 잔류하는 감광막(38a)이 패드산화막(32)의 측면을 덮어야 한다. 즉, 트렌치(37) 내부에 잔류하는 감광막(38a)은 패드산화막(32)보다 높이('d')가 높도록 닥터블레이드(39)를 적절히 이동시킨다.
상기한 닥터블레이드(39) 도입후에 감광막(38a)이 패드패턴, 적어도 패드산화막(32)의 측면을 덮는 형태가 되어야 한다.
도 4e에 도시된 바와 같이, 감광막(38a)을 식각배리어로 유전체막(34)만을 선택적으로 식각할 수 있는 건식식각(dry etch) 방법을 이용하여 유전체막(34)을 제거한다. 여기서, 유전체막(34)을 제거하는 이유는 후속 갭필절연막 증착시 보이드없이 트렌치(37)를 갭필하기 위함이다.
위와 같이, 유전체막(34)을 식각할때는 유전체막(34)이 산화막으로 형성되었기 때문에 산화막을 식각할 수 있는 방법을 이용한다. 예를 들어, CF계 가스를 이용하여 유전체막(34)을 식각할 수 있다. 그리고, 위와 같이 CF계 가스를 이용하면 트렌치(37) 내부의 감광막(38a) 위에 다량의 폴리머를 형성해주어 감광막(38a)의 두께가 얇은 경우에 유전체막(34) 식각시 패드산화막(32)이 노출되는 것을 방지할 수 있다.
한편, 닥터블레이드(39) 적용후 유전체막(34) 위에 감광막(38a)이 얇게 잔류하는 경우, 유전체막(34) 식각도중에 감광막이 소모되는 것으로 알려져 있으므로 트렌치(37) 내부에 감광막(38b)을 잔류시키면서 유전체막(34)을 선택적으로 식각할 수 있다.
그리고, 유전체막(34) 식각후 드러나는 패드질화막(33)은 산화막 식각공정에 대해 선택비를 가지므로 식각손실이 없다.
상기 유전체막(34) 식각후에 트렌치(37) 내부에는 식각손실이 일부 발생된 감광막(38b)이 잔류하고, 잔류하는 감광막(38b)은 유전체막(34) 식각중에 패드산화막(32)이 식각되는 것을 방지해준다.
유전체막(34) 식각시에 습식식각을 이용할 수도 있으나, 습식식각시 습식용액이 감광막과 패드패턴의 경계부분을 따라 흘러들어가 패드산화막에 어택을 가할 수 있어, 습식식각은 이용하지 않는다.
도 4f에 도시된 바와 같이, 감광막(38b)을 제거하여 트렌치(37)를 오픈시킨다. 이때, 감광막(38b)은 산소플라즈마를 이용한 건식식각방식으로 제거하며, 유전체막(34) 제거후에 잔류하는 패드질화막(33)이 식각배리어 역할을 하므로, 패드산화막(32)이 식각되는 것을 방지한다.
상기한 바와 같이, 감광막(38b)을 제거한 후에, 패드질화막(33)이 노출되고, 노출된 패드질화막(33)은 전술한 식각공정 등에서 하드마스크로 사용되지 않고 선택비를 가져 식각손실이 없기 때문에 그 두께가 실리콘기판(31)의 전영역에 걸쳐서 균일하다.
도 4g에 도시된 바와 같이, 트렌치(37)에 대해 통상적인 LET(Light Etch Treatment) 공정을 적용한 후, 트렌치(37)를 채울때까지 전면에 갭필절연막(39)을 증착한다. 이때, 갭필절연막(39)은 고밀도플라즈마방식을 이용한 산화막으로 형성하는데, 고밀도플라즈마방식을 이용하면 갭필특성이 우수하다.
계속해서, 패드질화막(33)의 표면이 드러날때까지 갭필절연막(39)을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다.
도 4h에 도시된 바와 같이, 인산(H3PO4) 용액과 같은 습식식각을 통해 패드질화막(33)을 제거한다.
다음으로, 패드산화막(32)을 제거하기 위한 전세정 공정을 진행한다. 여기서, 전세정공정은 문터전압조절 및 웰 형성을 위한 이온주입시 적용하는 스크린산화막(screen oxide)을 형성하기 전에 실시하는 세정 공정을 일컫는다.
상술한 실시예들에 따르면, 본 발명은 패드질화막 위에 하드마스크로 사용될 유전체막, 특히 산화막을 형성해주므로써 트렌치 식각후에 잔류하는 패드질화막의 두께를 균일하게 유지시킨다.
또한, 감광막과 같은 보호막으로 패드산화막의 측면을 덮은 후에 하드마스크로 사용된 유전체막을 건식식각을 이용하여 제거하므로써 패드산화막이 식각되는 것을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 패드질화막 위에 하드마스크로 사용될 유전체막(산화막)을 형성해주므로써 트렌치 식각후에 잔류하는 패드질화막의 두께를 균일하게 유지시켜 소자의 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 감광막과 같은 보호막으로 패드산화막의 측면을 덮은 후에 하드마스크로 사용된 유전체막을 건식식각을 이용하여 제거하므로써 패드산화막이 식각되는 것을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래 기술에 따른 STI법을 이용한 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2a 및 도 2b는 종래기술의 다른 예에 따른 소자분리 방법을 간략히 도시한 공정 단면도,
도 3a 내지 도 3h는 본 발명의 제1실시예에 따른 반도체소자의 소자분리방법을 도시한 공정 단면도,
도 4a 내지 도 4h는 본 발명의 제2실시예에 따른 반도체소자의 소자분리방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 패드산화막
23 : 패드질화막 24 : 유전체막
25 : 반사방지막 26 : 감광막패턴
27 : 트렌치 28 : 보호막(감광막)
29 : 갭필절연막

Claims (7)

  1. 실리콘기판 상에 패드산화막, 패드질화막 및 하드마스크의 순서로 적층된 패드패턴을 형성하는 단계;
    상기 하드마스크를 식각배리어로 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부를 채우면서 상기 패드패턴의 측면을 덮는 보호막을 형성하는 단계;
    상기 보호막을 식각배리어로 상기 하드마스크를 선택적으로 제거하는 단계;
    상기 보호막을 선택적으로 제거하는 단계;
    상기 트렌치를 채울때까지 상기 패드질화막 상부에 갭필절연막을 형성하는 단계;
    상기 패드질화막이 노출될때까지 상기 갭필절연막을 평탄화시키는 단계; 및
    상기 패드질화막과 상기 패드산화막을 선택적으로 제거하는 단계
    를 포함하는 반도체소자의 소자분리 방법.
  2. 제1항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 트렌치를 채울때까지 상기 패드패턴 상부에 보호막을 형성하는 단계; 및
    상기 패드패턴의 측면을 덮으면서 상기 트렌치 내부에만 잔류하도록 상기 보호막을 건식식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  3. 제1항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 트렌치를 채울때까지 상기 패드패턴 상부에 보호막을 형성하는 단계; 및
    상기 패드패턴의 측면을 덮으면서 상기 트렌치 내부에만 잔류하도록 닥터블레이드를 이용하여 상기 보호막을 긁어내는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 보호막은,
    감광막, 탄소화합물 또는 SOG를 스핀코팅 또는 물리기상증착법으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  5. 제1항에 있어서,
    상기 하드마스크를 선택적으로 제거하는 단계는,
    건식식각을 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  6. 제1항에 있어서,
    상기 보호막을 제거하는 단계는,
    건식식각을 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  7. 제1항에 있어서,
    상기 하드마스크는,
    산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
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