KR20000045433A - 반도체소자의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 게이트전극용 금속박막이 증착된 적층구조 상부에 하드마스크층을 형성하고 이를 게이트전극마스크를 이용한 식각공정으로 식각하여 패터닝할 때, 상기 게이트전극용 금속박막의 식각공정시 유발되는 식각부산물과 식각가스의 결합에 의한 패턴 불량을 방지함으로써 예정된 크기의 금속 게이트전극을 수직하고 균일하게 형성할 수 있도록 하는 기술이다.
Description
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 특히 금속 게이트전극을 형성하기 위한 하드 마스크층의 식각공정에 있어서 예정된 크기의 균일한 하드 마스크층 패턴을 형성함으로써 이를 이용한 후속 식각공정으로 예정된 크기의 금속 게이트전극을 형성할 수 있도록 하는 기술에 관한 것이다.
일반적으로, 게이트전극용 하드마스크층의 물질로는 질화막을 사용하고 있다. 질화막의 사용은 콘택 식각시 게이트와의 단락을 방지하고자 선택하였다.
그래서, 기존의 하드 마스크층인 질화막을 식각하는 경우의 식각 가스는 Ar/CF4/CHF3를 사용하고 있다.
그러나, 금속 게이트전극용 하드마스크층으로 질화막을 사용하는 경우 수소계열의 가스를 사용하여 식각하면, 하드 마스크층 식각공정시 과도식각을 진행하는 과정에서 하부 금속층이 노출되면서 발생되는 금속성 폴리머와 수소가 결합되면서 스티킹 ( sticking ) 한 폴리머가 결합되어 패턴 불량이 유발된다.
이를 극복하기 위하여, 하드 마스크층 식각공정을 3 장이나 4 장 실시하고 이를 식각챔버의 시즈닝 ( seasoning ) 공정을 진행하여 패턴 불량을 방지하였다.
상기한 바와같이 진행성 폴리머에 의한 패턴 불량을 방지할 수 있으나, 시간 지연 ( time delay ) 에 의한 쓰루풋 ( througthout ) 을 확보하는데 한계가 있어 문제점이 있다.
도 1 및 도 2 는 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 샘 ( SEM ) 사진을 나타낸다.
먼저, 상기 도 1 은 게이트산화막(도시안됨), 도프드 다결정실리콘막, 티타늄 실리사이드막이 순차적으로 증착된 반도체기판(11) 상부에 반사방지막과 질화막의 적층구조로 하드마스크층(13)을 형성한다.
그리고, 상기 하드마스크층(13) 상부에 감광막패턴(15)을 형성한다. 이때, 상기 감광막패턴(15)은 전체표면상부에 감광막을 도포하고 이를 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 패터닝하여 형성한다.
그 다음에, 상기 감광막패턴(15)을 마스크로하여 상기 하드마스크층(13)을 식각하여 패터닝한다.
이때, 상기 하드마스크층(13) 식각공정은 식각 가스로 Ar/CF4/CHF3를 사용한다.
그러나, 수소계열의 가스를 사용하는 경우는, 하드 마스크층 식각공정시 수반되는 과도식각공정중 하부 금속층이 노출되며 발생되는 금속성 폴리머와 수소가 결합되어 스티킹 ( sticking ) 한 폴리머가 결합되어 패턴 불량이 유발시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 식각공정시 식각부산물에 의한 패턴 불량을 방지하며 수직하게 하층 마스크층을 형성할 수 있는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1 및 도 2 는 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 사진.
도 3 은 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 사진.
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체기판 13 : 하드마스크층
15 : 감광막패턴
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
게이트산화막, 도프드 다결정실리콘막, 게이트전극용 금속박막이 순차적으로 증착된 반도체기판 상부에 실리콘산화질화막과 질화막의 적층구조로 형성된 하드 마스크층을 형성하는 공정과,
상기 하드마스크층 상부에 게이트전극마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로하여 상기 하드마스크층을 식각하여 패터닝하되, Ar/CF4/O2를 식각가스로 하여 실시함으로써 수직하고 균일한 크기의 하드마스크층 패턴을 형성하는 공정을 포함하는 것과,
상기 도프드 다결정실리콘막은 500 - 1000 Å 두께로 형성되는 것과,
상기 게이트전극용 금속박막은 티타늄 실리사이드로 형성되는 것과,
상기 게이트전극용 금속박막은 코발트 실리사이드로 형성되는 것과,
상기 게이트전극용 금속박막은 500 - 1000 Å 의 두께로 형성되는 것과,
상기 확산방지층은 50 - 500 Å 두께로 형성되는 것과,
상기 하드마스크층은 1500 - 5000 Å 두께로 형성되는 것과,
상기 실리콘산화질화막은 반사방지막으로 사용되는 것과,
상기 하드마스크층 식각공정은, 실리콘산화질화막과 질화막의 식각선택비가 1 : 1 이 되는 조건으로 실시하는 것과,
상기 하드마스크층 식각공정은, 감광막패턴과 하드마스크층의 식각선택비가 1 : 2 인 저건으로 실시하는 것과,
상기 하드마스크층 식각공정은, 700 - 900 와트의 전력, 50 - 90 가우스, 1 - 100 sccm 의 Ar 가스 유량, 20 - 50 ℃ 의 챔버내 전극 온도, 1 - 40 mtorr 의 압력을 갖는 조건으로 실시하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
Ar/CF4/O2식각가스를 이용하여 식각부산물의 펌핑아웃 ( pumping out ) 을 용이하게 하기 위하여 40 mtorr 의 낮은 압력을 사용하고, 하드마스크층의 식각율을 높이기 위하여 높은 가우스 ( high gauss ) 영역인 50 가우스 이상으로 하며 높은 전력을 사용한다. 그리고, 고온 공정을 채택함으로써 금속 게이트전극용 하드마스크층 식각시 폴리머 발생에 기인한 패턴 불량을 억제하고 수직한 식각 프로파일을 완성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 샘 ( SEM ) 사진이다.
먼저, 종래기술의 기술부분에 설명된 도 1 에 따라 게이트산화막(도시안됨), 도프드 다결정실리콘막, 티타늄 실리사이드막이 순차적으로 증착된 반도체기판(11) 상부에 반사방지막인 실리콘산화질화막과 질화막의 적층구조로 하드마스크층(13)을 형성한다.
이때, 상기 도프드 다결정실리콘막은 500 - 1000 Å 두께로 형성하고, 상기 티타늄 실리사이드막은 500 - 1000 Å 의 두께로 형성하며, 상기 하드마스크층(13)은 1500 - 5000 Å 의 두께로 형성한다.
그리고, 상기 티타늄 실리사이드막은 코발트 실리사이드로 형성할 수도 있으며, 이는 이와 유사한 특성을 갖는 금속박막으로 대체할 수도 있다.
그 다음, 상기 하드마스크층(13) 상부에 감광막패턴(15)을 형성한다. 이때, 상기 감광막패턴(15)은 전체표면상부에 감광막을 도포하고 이를 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 패터닝하여 형성한다.
그 다음에, 상기 감광막패턴(15)을 마스크로하여 상기 하드마스크층(13)을 식각하여 패터닝한다.
이때, 상기 하드마스크층(13) 식각공정은 식각 가스로 Ar/CF4/O2를 사용하여 실시하되, 하드마스크층(13)을 구성하는 실리콘산화질화막과 질화막의 식각선택비가 1 : 1 인 조건으로 실시하며, 상기 감광막패턴(15)과 하드마스크층(13)의 식각선택비가 1 : 2 인 조건으로 실시한다.
그리고, 700 - 900 와트의 전력, 50 - 90 가우스, 1 - 100 sccm 의 Ar 가스 유량, 20 - 50 ℃ 의 챔버내 전극 온도, 1 - 40 mtorr 의 압력을 갖는 조건으로 실시한다.
그로인하여, 상기 도 3 에 도시된 바와같이 반도체기판(11) 상부에 균일하게 패터닝된 하드마스크층(13)패턴이 구비되고, 그 상부에는 하드마스크층(13)의 식각공정시 마스크로 사용된 감광막패턴(15)이 남아있게 된다.
후속공정으로 상기 감광막패턴(15)을 제거하거나 제거하지 않은 상태로 하부층을 식각하여 예정된 크기의 균일한 금속 게이트전극을 형성한다. (도 3)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 금속 게이트전극 물질의 식각공정시 유발되는 식각부산물과 식각가스의 결합에 의한 패턴 불량을 방지함으로써 예정된 크기의 금속 게이트전극을 수직하고 균일하게 형성할 수 있는 효과가 있다.
Claims (10)
- 게이트산화막, 도프드 다결정실리콘막, 게이트전극용 금속박막이 순차적으로 증착된 반도체기판 상부에 실리콘산화질화막과 질화막의 적층구조로 형성된 하드 마스크층을 형성하는 공정과,상기 하드마스크층 상부에 게이트전극마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로하여 상기 하드마스크층을 식각하여 패터닝하되, Ar/CF4/O2를 식각가스로 하여 실시함으로써 수직하고 균일한 크기의 하드마스크층 패턴을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 게이트전극용 금속박막은 티타늄 실리사이드로 형성되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 게이트전극용 금속박막은 코발트 실리사이드로 형성되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항 내지 제 3 항에 있어서,상기 게이트전극용 금속박막은 500 - 1000 Å 의 두께로 형성되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1항 내지 제 3 항에 있어서,상기 확산방지층은 50 - 500 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층은 1500 - 5000 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항 또는 제 7 항에 있어서,상기 실리콘산화질화막은 반사방지막으로 사용되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층 식각공정은, 실리콘산화질화막과 질화막의 식각선택비가 1 : 1 이 되는 조건으로 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층 식각공정은, 감광막패턴과 하드마스크층의 식각선택비가 1 : 2 인 저건으로 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층 식각공정은, 700 - 900 와트의 전력, 50 - 90 가우스, 1 - 100 sccm 의 Ar 가스 유량, 20 - 50 ℃ 의 챔버내 전극 온도, 1 - 40 mtorr 의 압력을 갖는 조건으로 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
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| KR20020027773A (ko) * | 2000-10-05 | 2002-04-15 | 윤종용 | 반도체 소자의 콘택 형성방법 |
| KR100881837B1 (ko) * | 2002-12-30 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지 노드 컨택 형성 방법 |
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| KR100333543B1 (ko) | 2002-09-17 |
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