KR100449999B1 - 식각속도의 제어가 용이한 반도체소자 제조방법 - Google Patents

식각속도의 제어가 용이한 반도체소자 제조방법 Download PDF

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Abstract

본 발명은 콘택홀 형성시 식각속도를 용이하게 제어할 수 있어 공정의 재현성을 향상시킬 수 있고, 최대한의 콘택영역을 확보할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 실리콘층 상에 질화막 및 산화막을 차례로 형성하는 단계; 및 CxHyFz(x,y,z는 1 내지 10)를 주식각가스로 사용하는 선택적 식각 공정으로 상기 산화막과 상기 질화막을 식각하여 상기 실리콘층을 노출시키는 단계를 포함하며, 상기 질화막의 식각 속도를 조절하기 위해 상기 산화막을 식각하는 단계에 비해 상기 질화막을 식각하는 단계에서 희석 가스인 O2의 함량을 상기 주식각가스에 대한 100% 내지 1000% 범위로 증가시켜 사용하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.

Description

식각속도의 제어가 용이한 반도체소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH IMPROVED CONTROL OF ETCH RATE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 실리콘 기판 등 실리콘을 포함하는 물질의 표면을 노출시키는 콘택 공정에서의 고선택적 식각 및 콘택 영역을 최대한 확보할 수 있는 반도체소자 제조방법에 관한 것이다.
소자의 집적도 향상을 통하여 포토레지스트를 이용한 패턴 형성 공정 자체의 마진과 오버래이의 정확도(Overlay accuracy)를 안정적으로 확보하기가 어렵게 됨에 따라 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 공정이 도입되었다.SAC 식각 공정은 콘택홀 등의 패턴을 형성함에 있어서 별도의 마스크를 사용하지 않고 이미 증착된 물질을 이용하여 식각을 하는 방식으로 비용 감소에 큰 역할을 한다. SAC 식각 공정은 여러가지 방식이 적용되고 있으며, 그 대표적인 방법으로는 질화막을 식각정지막으로 사용하는 방식이다.
또한, 집적도 증가에 따라 층간 콘택 공정이 적용되었고, 이러한 층간 콘택을 이용한 플러그가 도입되었다. 예컨대, 0.15㎛급 반도체소자에서는 비트라인콘택(Bitline contact)과 스토리지노드콘택(Storagenode contact)을 형성할 때 사진식각공정의 오정렬(Mis-alignment)로 인하여 콘택영역 확보에 어려움이 있다. 이를 개선하기 위하여 이종의 절연막질간 예컨대, 산화막과 질화막의 식각선택비 차이를 이용하는 전술한 바와 같은 SAC 식각 공정을 도입하였다.
도 1은 SAC 식각 공정에 따라 오픈될 영역을 도시한 개략적인 공정 단면도이다.
도 1의 도면이 완성되기 까지의 공정을 구체적으로 살펴본다.
먼저, 실리콘 기판(10) 상에 활성영역과 비활성영역을 정의하기 위해 소자격리막(도시하지 않음)을 형성한다. 소자격리막은 예컨대, LOCOS(LOCal Oxidation of Silicon) 방법 또는 얕은 트렌치 격리(Shallow Trench Isolation; 이하 STI라 함) 방법 등을 이용한다.
실리콘 기판(10) 상에 산화막 계열의 게이트절연막(11)을 형성한 다음, 게이트절연막(11) 상에 게이트전극용 전도막(12) 및 게이트 하드마스크(13)를 차례로 형성한다. 게이트절연막(11)은 예를 들어, 50Å 내지 100Å와 같이 얇은 두께로 형성한다.
여기서, 게이트전극용 전도막(12)은 예컨대, 폴리실리콘막, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드막(Tungsten silicide) 등이 단독 또는 적층된 다층막으로 형성한다.
게이트 하드마스크(13)는 후속 공정으로 형성되는 층간절연막(17)과 식각 선택비를 갖는 물질 예를 들어, 실리콘 질화막(Siliconnitride layer)을 이용한다.
게이트전극 패턴 측벽에 스페이서(14)를 형성한다. 스페이서(14)는 SAC 식각 공정의 진행에 따른 게이트전극 패턴의 측벽에서의 어택을 방지하기 위한 것이다. 통상 질화막 등을 하부의 프로파일을 따라 증착한 후 전면식각 등의 공정을 통해 형성한다.
게이트전극 패턴 양측의 활성영역에 LDD(Lightly Doped Drain) 구조를 위한 저농도 소오스/드레인 불순물 이온을 주입한다. 여기서, 도면부호'15a'는 드레인을 나타내며, 도면부호 '15b'는 소오스를 나타낸다.
게이트전극 패턴을 포함하여 기판(10) 전면에 식각정지막(16)을 증착한다. 식각정지막(16)은 하드마스크(13) 및 스페이서(14) 등과 같이 후속 공정에 의해 형성되는 층간절연막(17)과 식각선택비를 갖는 물질 예를 들어, 질화막 등을 이용한다.
도면에서 도시된 공정 단면은 코아(Core) 및 주변회로(Peripheral) 영역을 도시하는 것으로, 이를 통해 트랜지스터가 완성되었음을 인지할 수 있다.
식각방지막(16)을 포함하여 기판(10) 전면에 층간절연막(17)을 형성한다. 층간절연막(17)은 예를 들어 산화막으로서, 공극(Void)을 발생시키지 않는 갭-필(Gap-fill) 특성이 우수한 막질을 이용하여 보통 5000Å의 두께를 갖도록 증착한다.
다음, CMP 공정 내지 전면식각 공정에 의해 층간절연막(17)을 평탄화시키고, 게이트 하드마스크(13) 상에 약 1000Å의 두께가 남도록 한다.
층간절연막(17) 상에 예컨대, SAC 형성 영역이 오픈 되도록 포토레지스트 패턴(21)을 형성한다.
콘택 형성 영역(20)은 도시된 단면이 주변회로영역이라고 하였으나, 만일 셀어레이 영역일 경우 각각의 스토리지노드 콘택 영역 및 비트라인 콘택 영역일 수 있고, 스토리지노드 콘택 영역과 비트라인 콘택 영역을 하나로 묶은 머지콘택 영역일 수도 있는 바, 여기서는 머지콘택 영역을 도시한 것으로 간주할 수 있다. 머지콘택 영역의 경우, 예를 들어 활성 영역 및 비활성 영역의 일부를 포함하는 'T'형 또는 'T'형으로 형성한다.
포토레지스트 패턴(21)을 식각마스크로 사용하여 게이트전극 패턴 사이의 소오스/드레인(15a, 15b)이 노출될 때까지 층간절연막(17) 및 식각방지막(16)을 식각하는 바, 여기서는 층간절연막(17)이 제거되고 식각방지막(16)에서 식각 멈춤이 일어난 상태를 도시한다.
도면부호 '19'는 콘택홀 예정영역을 도시하며, 도면부호 '18'은 SAC 공정 후 제거되어야 할 식각방지막(16)을 도시한다.
한편, 이러한 SAC 형성 단계에서의 문제점은 일반적인 식각 속도에 비해 식각방지막의 두께가 얇아 재현성 및 식각 속도를 제어하기가 용이하지 않으며, 실리콘 기판이 노출될 때 선택적인 식각에 따른 하부 실리콘 기판의 선택비(실리콘 기판의 손실)와 식각 프로파일과 오픈되는 콘택영역의 면적은 서로 상보적인(Trade off) 관계에 있다는 것이다.
도 2는 콘택홀이 형성된 반도체소자의 평면도를 도시하며, 도 3은 그 단면도를 도시한다.
도 2 및 도 3을 참조하면, 전술한 식각방지막(16)이 선택적으로 제거된 것을 확인할 수 있다. 그러나, 여기서 실리콘 기판(10)의 손실을 줄이기 위해 고선택 식각한 결과 오픈되는 콘택영역이 현저하게 감소됨을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택홀 형성시 식각속도를 용이하게 제어할 수 있어 공정의 재현성을 향상시킬 수 있고, 최대한의 콘택영역을 확보할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 SAC 식각 공정에 따라 오픈될 영역을 도시한 개략적인 공정 단면도.
도 2는 콘택홀이 형성된 반도체소자를 도시한 평면도.
도 3은 콘택홀이 형성된 반도체소자를 도시한 단면도.
도 4는 CF4/O2혼합가스 상태에서 O2의 함량(%) 변화에 따른 실리콘층의 식각률(Å/min)을 도시한 그래프.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 반도체소자의 콘택홀 형성 공정을 도시한 단면도.
도 6a 내지 도 6c는 식각시 O2의 함량을 변화시킴에 따른 도 5c의 공정 단면을 도시한 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명 *
50 : 실리콘 기판 51 :게이트절연막
52: 게이트전극용 전도막 53: 게이트 하드마스크
54 : 스페이서 55a : 드레인
55b : 소오스 56 : 식각정지막
57 : 산화막 60 : 콘택홀
상기의 목적을 달성하기 위해 본 발명은, 실리콘층 상에 질화막 및 산화막을 차례로 형성하는 단계; 및 CxHyFz(x,y,z는 1 내지 10)를 주식각가스로 사용하는 선택적 식각 공정으로 상기 산화막과 상기 질화막을 식각하여 상기 실리콘층을 노출시키는 단계를 포함하며, 상기 질화막의 식각 속도를 조절하기 위해 상기 산화막을 식각하는 단계에 비해 상기 질화막을 식각하는 단계에서 희석 가스인 O2의 함량을 상기 주식각가스에 대한 100% 내지 1000% 범위로 증가시켜 사용하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.
상기 목적을 달성하기 위해 본 발명은, 이웃하는 도전패턴이 형성된 기판 상의 프로파일을 따라 질화막을 형성하는 단계; 상기 질화막 상에 산화막을 형성하는 단계; 상기 산화막 상에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 하고 CxHyFz(x,y,z는 1 내지 10)를 주식각가스로 사용하는 선택적 식각 공정으로 상기 산화막과 상기 질화막을 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하며, 상기 질화막의 식각속도를 조절하기 위해 상기 산화막을 식각하는 단계에 비해 상기 질화막을 식각하는 단계에서 희석 가스인 O2의 함량을 상기 주식각가스에 대한 100% 내지 1000% 범위로 증가시켜 사용하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.
본 발명은 반도체 소자 제조 공정 중 SAC 식각시 통상적인 CHF계열의 식각가스 즉, CxHyFz(x,y,z는 1∼10)를 포함하는 전체 혼합가스에 대한 산소(O2) 가스의 함량을 적절히 제어하여, 폴리머 제어를 통한 프로파일의 개선은 물론 식각속도의 제어를 통한 콘택영역 확보를 동시에 이루고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 4와 도 5a 내지 도 5c 및 도 6a 내지 도 6c를 참조하여 설명한다
도 4는 CF4/O2혼합가스 상태에서 O2의 함량(%) 변화에 따른 실리콘층의 식각률(Å/min)을 도시한 그래프이다.
본 발명은 실리콘을 포함하는 층 예컨대, 실리콘 기판 등의 실리콘층 상의 식각정지역할을 하는 질화막과 층간절연막 역할을 하는 산화막을 식각하는 과정에서 특히, 산화막에 비해 상대적으로 얇은 질화막 식각시 통상적으로 SAC 공정시 사용되는 CxHyFz 가스에 O2의 함량을 변화시켜 실리콘층에 대한 어택을 최소화하고, 식각 프로파일 및 노출되는 실리콘층의 면적을 최대한으로 확보하고자 한다.
도 4는 전술한 본 발명의 기술적 사상을 뒷받침하기 위한 그래프로서, 식각시 사용되는 전체 혼합가스에 양에 대한 O2의 함량 변화에 따른 실리콘의 식각률을 나타낸다.도 4를 참조하면, O2의 함량이 증가할수록 즉, CF계 가스의 함량이 감소할수록, 실리콘의 식각률은 증가하다가, O2의 함량이 약 16.3% 정도에서 부터는 그 함량이 증가할수록 오히려 식각률이 감소함을 알 수 있다.
요컨대, 그 두께가 얇아 식각 공정 자체의 제어가 매우 어려운 질화막의 식각시 O2의 함량을 조절함으로써, 실리콘 기판의 손실과 식각프로파일 및 콘택영역확보라는 상보적인 문제를 동시에 충족할 수 있을 것이다.
이하, 그 구체적인 실시예를 살펴본다.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 반도체소자의 콘택홀 형성 공정을 도시한 단면도이다.
먼저 도 5a에 도시된 바와 같이, 실리콘층, 예컨대 실리콘 기판(50, 이하 실리콘 기판이라 함) 상에 활성영역과 비활성영역을 정의하기 위해 소자격리막(도시하지 않음)을 형성한다. 소자격리막은 예컨대, LOCOS 방법 또는 STI 방법 등을 이용한다.
실리콘 기판(50) 상에 게이트절연막(51)을 형성한다. 게이트절연막(51)은 산화막 계열의 절연성 막을 사용하며 50Å 내지 100Å와 같은 얇은 두께를 갖도록 한다.게이트절연막(51) 상에 게이트전극용 전도막(52) 및 게이트 하드마스크(53)를 차례로 형성한다.
여기서, 게이트 전극용 전도막(52)은 예컨대, 폴리실리콘막, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드막 등이 단독 또는 적층된 다층막으로 형성한다.
게이트 하드마스크(53)는 후속 공정으로 형성되는 층간절연용 물질막 즉, 산화막(57)과 식각 선택비를 갖는 물질 예를 들어, 실리콘 질화막 또는 실리콘산화질화막 등의 질화막을 이용한다.
게이트전극 패턴 측벽에 스페이서(54)를 형성한다. 스페이서(54)는 SAC 공정 등에 따른 게이트전극 패턴의 측벽에서의 어택을 방지하기 위한 것이다. 통상 질화막 등을 하부의 프로파일을 따라 증착한 후 전면식각을 실시함으로써 형성한다.
게이트전극 패턴 양측의 활성영역에 LDD 구조를 위한 저농도 소오스/드레인 불순물 이온을 주입한다. 여기서, 도면부호'55a'는 드레인을 나타내며, 도면부호 '55b'는 소오스를 나타낸다.
게이트전극 패턴이 형성된 전체 프로파일을 따라 식각정지막(56)을 형성한다. 식각정지막(56)은 하드마스크(53) 및 스페이서(54) 등과 같이 후속 공정에 의해 형성되는 산화막(57)과 식각선택비를 갖는 물질로는 질화막이 적절하기 때문이다.
도면에서 도시된 공정 단면은 코아 및 주변회로 영역을 도시하는 것으로 이를 통해 트랜지스터가 완성되었음을 인지할 수 있다.
식각정지막(56)을 포함하여 기판(50) 전면에 층간절연용 산화막(57)을 형성한다. 산화막(57)은 공극을 발생시키지 않는 갭-필 특성이 우수한 막질을 이용하여 보통 5000Å의 두께를 갖도록 증착한다.
다음, CMP 공정 내지 전면식각 공정에 의해 산화막(57)을 평탄화시키고, 보통 게이트 하드마스크(53) 상에 약 1000Å의 두께가 남도록 한다.
산화막(57) 상에 예컨대, SAC 형성 영역이 오픈 되도록 즉, 콘택홀 형성을 위한 포토레지스트 패턴(58)을 형성한다.
콘택홀 형성 영역(59)은 도시된 단면이 주변회로영역이라고 하였으나, 만일 셀어레이 영역일 경우 각각의 스토리지노드 콘택 영역 및 비트라인 콘택 영역일 수 있고, 스토리지노드 콘택 영역과 비트라인 콘택 영역을 하나로 묶은 머지콘택 영역일 수도 있는 바, 여기서는 머지콘택 영역을 도시한 것으로 간주할 수 있다. 머지콘택 영역의 경우, 예를 들어 활성 영역 및 비활성 영역의 일부를 포함하는 'T'형 또는 'T'형으로 형성한다.
다음으로 도 5b에 도시된 바와 같이, 포토레지스트 패턴(58)을 식각마스크로 사용하여 게이트전극 패턴 사이의 실리콘 기판(50) 구체적으로, 소오스/드레인(55a, 55b)이 노출될 때까지 산화막(57) 및 식각정지막(56)을 식각한다.도 5b는 산화막(57)이 제거되고 식각정지막(56)에서 식각 멈춤이 일어난 상태를 도시한다.
이 때, 통상적인 SAC 공정시 사용되는 CxHyFz 가스에 O2의 함량을 적절히 조절하며, 산화막(56) 식각시에는 O2의 함량은 거의 "0%"로 사용할 수 있다.
다음으로 도 5c에 도시된 바와 같이, 식각정지막(56)을 선택적으로 식각하여 실리콘 기판(50)을 노출시키는 콘택홀(60)을 형성하는 바, 이 때 주식각가스인 CxHyFz에 O2를 희석가스로 사용하여 그 함량에 따라 식각속도와 노출되는 실리콘 기판(50)의 면적과 실리콘 기판(50)의 손실을 제어한다.
이러한 O2의 함량에 따른 식각속도의 제어는 식각되는 식각정지막(56)의 두께가 1000Å 이하 구체적으로 10Å ∼ 1000Å의 두께일때 가장 바람직하게 적용이 가능하다.
또한, O2의 함량은 식각 프로파일을 확보하기 위해 산화막(57) 식각 및 식각정지막(56) 식각의 과정으로 진행함에 따라 점차 증가시키는 것이 바람직하다.따라서, 도 4에서 제시한 바와 같이 O2의 함량이 전체의 16.3% 이상일 경우 실리콘의 식각률이 감소하는 것을 고려하여 16.3% 이상이라 가정하고 O2의 함량이 증가하므로 점차 식각속도는 감소하게 된다.
이러한 O2의 전체 함량은 주식각가스인 CxHyFz에 대해 100% ∼ 1000%로 하는 것이 바람직하며, 실제 공정에 적용시에는 질화막(26)이 식각됨에 따라 노출되는 실리콘 기판(50)과 O2의 반응에 의하여 노출되는 실리콘 기판(50)에 실리콘산화막이 형성될 정도의 함량가지 조절하는 것이 바람직하다.
이어서, 포토레지스트 패턴(58)을 제거하고 식각 잔류물을 제거하기 위한 세정공정을 진행한다.
도 6a 내지 도 6c는 식각시 O2의 함량을 변화시킴에 따른 도 5c의 공정 단면을 도시한 SEM 사진이다.
도 6a를 참조하면, O2/CHF3가 0.3의 비를 갖는 가스 조건 하에서 식각 공정을 진행한 후 형성된 콘택홀(60)을 나타낸다. 여기서는 O2의 함량이 상대적으로 작아 식각 프로파일을 양호하나, 기판의 손실이 크고 콘택영역의 면적 즉, 노출되는 실리콘 기판의 면적이 적다.
도 6b를 참조하면, O2/CHF3가 3.3의 비를 갖는 가스 조건 하에서 식각 공정을 진행한 후 형성된 콘택홀(60)을 나타낸다. 여기서는 O2의 함량이 도 6a에 비해 상대적으로 큰 것으로, 기판의 손실이 적고 콘택영역의 면적 즉, 노출되는 실리콘 기판의 면적이 더 넓다.
이렇듯, 노출되는 실리콘 기판의 면적이 넓어진다는 것은 셀어레이 영역일 경우 비트라인 또는 스토리지노드 콘택시 콘택저항 등의 감소라는 영향을 미친다.
도 6c를 참조하면, 전체 혼합가스에 대한 O2의 함량이 43%(O2/CHF3＞ 300%)인 가스 조건 하에서 식각 공정을 진행한 후 형성된 콘택홀(60)을 나타낸다. 여기서는 O2의 함량이 도 6a 및 도 6b에 비해 상대적으로 큰 것으로, 기판의 손실이 적고 콘택영역의 면적 즉, 노출되는 실리콘 기판의 면적이 더 넓다.
이렇듯 O2의 과잉(Oxigen rich) 상태에서는 식각률이 낮으므로, 식각되어야 할 막 즉, 질화막(26)의 두께가 얇은 경우 식각속도가 감소하여야 하는 조건 및 플라즈마 턴-온시 불안정한 영역이 발생하고 이 때 낮은 식각속도가 요구되는 조건에 부합하므로, 식각조건의 안정성과 재현성을 확보하기에 적합하다고 할 수 있다.
도면부호 '61'은 전술한 바와 같은 O2과잉 조건 하에서 노출된 실리콘 기판(60)의 실리콘 원자와 O2가 결합하여 형성된 실리콘산화막을 도시하는 바, 실리콘산화막(61)에 의해 실리콘 기판(60)의 어택이 방지되는 효과 또한 거둘 수 있다.
한편, 본 발명에서 희석가스로 사용된 O2의 경우 과잉시에 식각속도를 감소시켜 공정 제어를 용이하게 할 수 있으나, 전체적인 공정마진과 식각률을 고려하며 패턴 임계치수(CD)와 질화막(56) 등의 두께를 고려하여 최적의 범위로 산정하는 것이 바람직하다.
전술한 본 발명은, SAC 형성 또는 일반적인 실리콘층 상에 식각정지막과 산화막이 적층된 구조에서 실리콘층을 노출시키기 위한 식각 공정에서 특히, 질화막 식각시 CHF계 가스에 첨가되는 O2의 함량을 조절함으로써, 공정마진과 반도체소자의 특성 향상을 기할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 구체적인 효과의 일예로, 0.16㎛ 디자인룰의 DRAM 소자에 적용시 콘택 저항의 10% 개선 및 DRAM 단위셀에서 구동할 수 있는 드레인 포화전류의 10% 이상의 개선 결과를 얻을 수 있었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, SAC 식각 등의 공정시 식각속도를 비교적 정확하게 조절할 수 있어 궁극적으로, 반도체소자의 공정마진 및 특성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (11)

  1. 실리콘층 상에 질화막 및 산화막을 적층하는 단계; 및
    상기 산화막과 상기 질화막을 선택적으로 식각하여 상기 실리콘층을 노출시키는 단계를 포함하며,
    상기 산화막과 상기 질화막을 식각하는 단계에서 주식각가스인 CxHyFz(x,y,z는 1 내지 10)에 O2를 희석가스로 사용하여 그 함량에 따라 식각속도와 상기 노출되는 실리콘층의 면적을 제어하는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 질화막은 10Å 내지 1000Å의 두께인 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 산화막과 상기 질화막을 식각하는 단계에서 상기 전체 가스의 양에 대한 O2의 함량을 점차 증가시키면서 식각을 진행하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 실리콘층 상에 질화막 및 산화막을 차례로 형성하는 단계; 및
    CxHyFz(x,y,z는 1 내지 10)를 주식각가스로 사용하는 선택적 식각 공정으로 상기 산화막과 상기 질화막을 식각하여 상기 실리콘층을 노출시키는 단계를 포함하며,
    상기 질화막의 식각 속도를 조절하기 위해 상기 산화막을 식각하는 단계에 비해 상기 질화막을 식각하는 단계에서 희석 가스인 O2의 함량을 상기 주식각가스에 대한 100％ 내지 1000％ 범위로 증가시켜 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 4 항에 있어서,
    상기 질화막을 10Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 이웃하는 도전패턴이 형성된 기판 상의 프로파일을 따라 질화막을 형성하는 단계;
    상기 질화막 상에 산화막을 형성하는 단계;
    상기 산화막 상에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 상기 산화막과 상기 질화막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하며,
    상기 산화막과 상기 질화막을 식각하는 단계에서 주식각가스인 CxHyFz(x,y,z는 1 내지 10)에 O2를 희석가스로 사용하여 그 함량에 따라 식각속도와 상기 노출되는 실리콘층의 면적을 제어하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 6 항에 있어서,
    상기 질화막은 10Å 내지 1000Å의 두께인 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 6 항에 있어서,
    상기 산화막과 상기 질화막을 식각하는 단계에서 상기 전체 가스의 양에 대한 O2의 함량을 점차 증가시키면서 식각을 진행하는 것을 특징으로 하는 반도체소자 제조방법.
  9. 이웃하는 도전패턴이 형성된 기판 상의 프로파일을 따라 질화막을 형성하는 단계;
    상기 질화막 상에 산화막을 형성하는 단계;
    상기 산화막 상에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 하고 CxHyFz(x,y,z는 1 내지 10)를 주식각가스로 사용하는 선택적 식각 공정으로 상기 산화막과 상기 질화막을 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하며,
    상기 질화막의 식각 속도를 조절하기 위해 상기 산화막을 식각하는 단계에 비해 상기 질화막을 식각하는 단계에서 희석 가스인 O2의 함량을 상기 주식각가스에 대한 100% 내지 1000% 범위로 증가시켜 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제 9 항에 있어서,
    상기 질화막을 10Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  11. 제 9 항에 있어서,
    상기 도전패턴은 게이트전극 패턴임을 특징으로 하는 반도체소자 제조 방법.
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JPH0992640A (ja) * 1995-09-22 1997-04-04 Sumitomo Metal Ind Ltd プラズマエッチング方法
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