KR20000053506A - 얕은 접합을 갖는 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
소스 및 드레인 영역과 폴리실리콘 게이트 영역을 갖는 반도체 기판을 제공하고, 소스 및 드레인 영역 상에 선택적 실리콘을 증착하며, 얕은 접합을 형성하는 소스 및 드레인 영역으로 도펀트를 제공하고, 게이트 영역의 측벽 상에 제 1 절연 스페이서를 형성하며, 제 1 절연 스페이서 상에 제 2 절연 측벽 스페이서를 형성하고, 소스 및 드레인 영역의 상부 표면을 실리사이딩함으로써 얕은 접합을 갖는 반도체 디바이스를 제공한다.
Description
본 발명은 반도체 디바이스를 제조하는 공정에 관한 것으로, 보다 상세하게는 소스 및 드레인 영역과 게이트 영역 사이의 원하는 분리 및 절연과 함께 극히 얕은(ultrashallow) 접합을 제조하는 공정에 관한 것이다. 본 발명의 공정은 극히 얕은 접합을 갖는 디바이스를 제공한다.
반도체 디바이스의 제조에 있어, 보다 작은 디바이스 및 보다 조밀한 집적 회로를 제조할 필요성이 중요한 과제로서 지속되고 있다. ULSI(ultralarge-scale integration)의 요건을 충족하는데 충분히 작은 치수를 갖는 마이크로일렉트로닉(microelectronic) 디바이스를 생성하는 것은 반도체 기판내 디바이스의 측방향 및 수직 방향 치수를 모두 감소시킬 것이 요구된다. 예를 들어, 디바이스 크기가 점점 작아짐에 따라, 반도체 기판의 표면에서 원하는 도전형의 얕은 영역을 형성할 필요성이 존재한다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 특히 로직 디바이스를 제조하고, 얕은 접합을 형성함에 있어, 중요한 관심사는 게이트 영역으로부터 소스/드레인 영역을 분리 및 절연하는 것에 관한 것이다.
따라서 본 발명의 목적은 소스/드레인 및 게이트 영역 사이의 원하는 분리 및 절연과 함께 극히 얕은 접합을 갖는 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명은 상기한 과제를 성취하는 반도체 디바이스를 제조하는 공정 시퀀스를 제공한다. 보다 상세하게는, 본 발명의 방법은 소스 및 드레인 영역과 폴리실리콘 게이트 영역을 갖는 반도체 기판을 제공한다. 소스 및 드레인 영역 상에 선택적 실리콘을 증착한다. 얕은 접합을 형성하는 소스 및 드레인 영역으로 도펀트를 제공한다. 게이트 영역의 측벽상에 제 1 절연 측벽 스페이서를 형성한다. 제 1 절연 측벽 스페이서내에 제 2 절연 스페이서를 형성한다. 그 다음에 소스 및 드레인 영역의 상부 표면을 실리사이딩한다.
본 발명은 또한 상술한 공정에 의해 획득된 반도체 디바이스에 관한 것이다.
도 1 내지 도 7은 본 발명의 실시예에 따른 공정의 각종 스테이지에서 본 발명에 따른 구조를 개략적으로 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 절연층
3 : 도전층 4 : 제 2 절연층
5 : 제 3 절연층 6 : 절연체
7 : 실리콘층 8 : 소스 및 드레인 영역
9, 10 : 절연 측벽 스페이서 11 : 제 2 실리콘층
당업자라면 후술하는 본 발명의 상세한 설명으로부터 본 발명의 또다른 목적 및 장점이 보다 명백해질 것이며, 여기서는 본 발명을 수행하기 위해 고려되는 단지 최상의 모드를 예로 하여, 본 발명의 바람직한 실시예만이 도시되고 기술되어 있다. 구현되는 바와 같이 본 발명은 다른 각종 실시예가 가능하고, 그 몇몇 세부 사항은 본 발명으로부터 벗어나지 않고, 다양한 관점에서 변형가능하다. 따라서, 상세한 설명은 본질적으로 예시적인 것으로 간주되고 제한하고자 하는 것은 아니다.
상술한 내용 및 본 발명의 다른 목적, 특징, 및 장점은 첨부되는 도면을 참조하여 후술하는 본 발명의 바람직한 실시예의 상세한 설명으로부터 가장 잘 이해될 것이다.
본 발명의 이해를 용이하게 하기 위해, 본 발명의 실시예에 따른 단계를 개략적으로 도시하는 도면이 참조될 것이다.
본 발명에 따르면, 반도체 기판(1)상에 절연층(2)이 제공된다. 반도체 기판은 전형적으로 단결정 실리콘 또는 SOI(실리콘 온 인슐레이터) 기판이다. 절연층(2)은 기판상에서 성장될 수 있고 또는 화학 기상 증착법(CVD) 또는 물리 기상 증착법(PVD)과 같은 증착 기법에 의해 제공될 수 있다. 또한, 절연층(2)은 실리콘 다이옥사이드를 제공하도록 하부 기판(1)의 열산화에 의해 제공될 수 있다. 전형적으로, 이 층(2)은 약 15 내지 100Å의 두께이며 게이트 절연체로서 작용한다.
절연층(2)상에 도핑된 다결정 실리콘층과 같은 도전성 재료(3)가 제공된다. 도전층(3)은 반도체 기판상에 형성되는 반도체 디바이스내에 게이트 전극을 제공한다. 전형적으로, 도전층(3)은 약 1000 내지 3000Å 두께이다.
도전층(3)상에 선택사양적으로 제 2 절연층(4)이 제공된다. 전형적으로, 이 층은 약 1500Å 한도의 두께이다. 통상 이 절연층(4)은, 예를 들어 증착된 테트라에틸오소실리케이트(tetraethylorthosilicate)의 산화에 의해, 이어서 산화물을 형성하기 위한 약 400℃ 내지 750℃의 온도로 가열하거나 또는 화학 기상 증착법에 의해 보다 통상적으로 형성될 수 있는 산화물이다.
제 2 절연층(4) 및 도전층(3)의 선택된 일부분은 게이트 도전체를 규정하는 사전결정된 패턴으로 에칭함으로써 제거된다. 특히, 광감지 레지스트 재료(도시하지 않음)를 제공하고 나서 이것을 원하는 게이트 구조를 제공하도록 패터닝하는 것과 같은 통상적인 포토리소그래픽 기법을 이용하여 일부분이 제거될 수 있다. 패터닝된 포토레지스트는 제 2 절연층(4)의 노출된 부분을 제거하고 도전층(3)을 제거하는 마스크로서 작용한다. 이들은 반응성 이온 에칭에 의해 제거될 수 있다. 절연층(3)은 절연체(2)와는 상이한 재료로 되어 절연층(2)상에서 선택적으로 정지하도록 게거가 수행될 수 있는 것이 요구된다.
다음에, 나머지 포토레지스트는, 예를 들어 적절한 용매로 용해시킴으로써 제거한다.
이어서, 화학 기상 증착법 또는 물리 기상 증착법을 포함하는 공지의 증착 기법에 의해 제 3 절연층(5)을 제공한다. 전형적으로, 층(5)은 실리콘 다이옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드이다. 이 층은 전형적으로 약 10 내지 300Å 두께이다. 도 2를 참조.
다음에, 도 3에 도시한 바와 같이 절연체(4)의 상부 및 절연층(2)의 상부로부터 절연층(5)을 제거하는 한편 게이트 도전체(3)의 측벽상에 절연부(6)를 남긴다. 또한, 게이트 구조물(3) 및 절연부(6) 아래에 위치하는 이들 부분을 제외하고 절연층(2)이 제거된다. 선택적 반응성 이온 에칭에 의해 제거가 수행될 수 있어 하부 실리콘 기판상에서 에칭이 선택적으로 정지한다. 절연부(6)의 두께는 측방향 확산뿐만 아니라 그 수직 방향 확산으로 순차적으로 형성될 접합의 중첩을 제어한다.
화학 기상 증착법에 의해 선택적 실리콘층(7)이 증착되고 성장된다. 실리콘층(7)은 에피택셜 실리콘층이며 노출된 단결정 실리콘 표면상에 단결정 실리콘을 초래한다. 실리콘은 그 실리콘 표면이 노출되는 곳에서만 성장한다는 점에서 선택적이다. 층(7)은 전형적으로 약 100 내지 500Å 두께이다. 도 4를 참조.
선택적 실리콘층(7)은 도핑되거나 도핑되지 않을 수 있다. 도핑되는 경우, 도펀트는 선택적 실리콘층(7)을 통해 소스 및 드레인 영역(8)으로 드라이브되어 전형적으로 200Å보다 얕은 보다 전형적으로는 약 50 내지 150Å의 얕은 접합을 제공한다. 극히 얕은 접합의 형성을 보장하기 위해, 이 구조는 짧은, 고속 열어닐링(RTP)에 영향을 받는데, 이 고속 어닐링은 전형적으로 약 0.05 내지 1.00분 동안, 보다 전형적으로 0.2 내지 0.5분 동안에, 전형적으로 약 800 내지 1200℃, 보다 전형적으로 약 900 내지 1100℃의 온도에서 이루어진다. 실리콘층(7)이 도핑되지 않거나 또는 비교적 약하게 도핑될 때, 도펀트 이온은 선택적 실리콘층(7)을 통해 소스 및 드레인 영역으로 주입되어 얕은 접합을 형성한다. 실리콘층(7)이 약하게 도핑되는 경우, 이로부터 도펀트는 실리콘층(7)을 통해 도펀트 이온을 주입함과 동시에 층(7)을 통해 소스 및 드레인 영역내로 드라이브될 수 있다.
전형적으로, 실리콘을 위한 p형 도펀트로는 붕소, 알루미늄, 게르마늄, 인듐을 들 수 있다. 전형적으로 실리콘을 위한 n형 도펀트로는 비소, 인, 안티몬을 들 수 있다. 도펀트는 전형적으로 약 1E13 내지 1E16 원자/㎝2, 보다 전형적으로 약 5E13 내지 2E15 원자/㎝2의 주입량으로 그리고 약 1 내지 20 keV의 에너지로 주입된다.
실리콘 및 폴리실리콘에 대해 선택적인 에칭액으로 에칭하여 측벽 절연층(6)이 제거될 수 있다. 그러나, 층(6)을 제거하는 것은 요구되지 않으나, 원한다면, 이와 같이 남기게 할 수 있다. 도 5에 도시한 바와 같이, 약 700 내지 900℃의 온도로 가열하여 노출된 실리콘 및 폴리실리콘의 산화에 의해 산화물층(9)이 성장된다. 도 5에 도시한 바와 같이, 이는 게이트(3)의 측벽상의 절연 측벽 스페이서 및 테이퍼(taper) 형상 절연부를 생성하고 여기서 소스/드레인 영역(8)은 개패시턴스를 감소시키기 위해 게이트 도전체(3)에 부합한다. 또한, 이것은 소스/드레인 영역(8) 및 게이트 도전체(3) 사이의 비교적 협소한 분리 및 절연을 보장한다. 절연 측벽 스페이서(9)는 전형적으로 약 20 내지 100Å 두께이다.
다음에, 화학 기상 증착법 또는 물리 기상 증착법에 의해 측벽 스페이서(9) 상에 제 2 절연 스페이서(10)가 형성된다. 이 절연층(10)은 실리콘 다이옥사이드이거나 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드일 수 있다. 이 층은 전형적으로 약 500 내지 2000Å 두께이다. 이어서, 절연 스페이서층(10)에 의해 덮혀지지 않는 산화물층(9)은 선택적 실리콘(7)상에서 선택적으로 정지하는 반응성 이온 에칭에 의해 제거한다.
화학 기상 증착법에 의해 제 2 선택적 실리콘(11)이 증착되고 성장된다. 실리콘층(11)은 에피택셜 실리콘층이며 노출된 단결정 실리콘 표면상에 단결정 실리콘을 초래한다. 실리콘은 그 실리콘 표면이 노출되는 곳에서만 성장한다는 점에서 선택적이다. 층(11)은 전형적으로 약 100 내지 500Å 두께이다. 도 6을 참조.
노출된 실리콘 표면상에 텅스텐, 티타늄, 코발트 또는 니켈과 같은 실리사이드 형성 금속이 증착된다. 금속은 전형적으로 증착 또는 스패터 기법에 의해 증착된다. 도 8을 참조. 금속은 하층 단결정 실리콘과 반응하여 대응하는 금속 실리사이드(12)를 형성한다.
디바이스는 접촉 및 배선을 형성하여 원하는 최종 디바이스를 제공하기 위해, 원한다면, 통상적인 공정에 영향을 받을 수 있다.
본 발명의 전술한 설명은 본 발명을 예시하고 기술한다. 또한, 개시 내용은 본 발명의 바람직한 실시예만을 도시하고 기술하고 있으나, 전술한 바와 같이, 본 발명은 각종 다른 조합, 변형, 및 환경에서 이용가능하고, 상기 개시 내용 및/또는 당 분야의 기술 또는 지식과 동등한 본 명세서에서 표현하는 바와 같은 본 발명의 개념의 범주내에서 변경 및 변형이 가능함이 이해될 것이다. 전술한 실시예는 본 발명을 실시하는 공지된 최상의 모드를 설명하고 당업자가 본 발명의 특정한 응용 또는 용도에 의해 요구되는 각종 변형예와 함께, 본 발명의 실시예 또는 다른 실시예를 이용할 수 있도록 또한 의도하고 있다. 따라서, 전술한 설명은 본 명세서에서 개시된 구성을 제한하고자 하는 의도는 없다. 또한, 첨부되는 청구 범위는 다른 실시예를 포함하도록 구성되는 것을 의도하고 있다.
상기한 바와 같은 본 발명에 따르면, 소스/드레인 및 게이트 영역 사이의 원하는 분리 및 절연과 함께 극히 얕은 접합을 갖는 반도체 디바이스를 제조할 수 있게 된다.
Claims (16)
- 얕은 접합을 갖는 반도체 디바이스를 제조하는 방법에 있어서,소스 및 드레인 영역과 폴리실리콘 게이트 영역을 갖는 반도체 기판을 제공하는 단계와,상기 소스 및 드레인 영역 상에 선택적 실리콘을 증착하는 단계와,얕은 접합을 형성하는 상기 소스 및 드레인 영역으로 도펀트를 제공하는 단계와,상기 게이트 영역의 측벽 상에 제 1 절연 측벽 스페이서를 형성하는 단계와,상기 제 1 절연 스페이서 상에 제 2 절연 측벽 스페이서를 형성하는 단계와,상기 소스 및 드레인 영역의 상부 표면을 실리사이딩하는 단계를 포함하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 선택적 실리콘층은 도핑되고 상기 얕은 접합은 상기 선택적 실리콘으로부터의 도펀트를 상기 소스 및 드레인 영역으로 드라이브인(drive in)함으로써 형성되는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 2 항에 있어서,상기 도펀트를 드라이브인하기 위한 짧은 고속 열어닐링을 이용하는 것을 포함하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 선택적 실리콘층은 도핑되지 않고 상기 얕은 접합은 상기 소스 및 드레인 영역으로 도펀트 이온을 주입함으로써 형성되는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 얕은 접합은 200Å보다 작은 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,제 1 절연 측벽 스페이서는 테이퍼 형상 절연부를 생성하는 노출된 실리콘 및 다결정 실리콘의 열산화에 의해 형성되고 이 테이퍼 형상 절연부에서는 소스 및 드레인 영역이 게이트 영역에 부합하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연 측벽 스페이서는 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 그 혼합물로 구성되는 그룹으로부터 선택되는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 형성 금속은 텅스텐, 티타늄, 코발트, 니켈, 및 그 혼합물로 구성되는 그룹으로부터 선택되는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 기판 및 상기 게이트 영역 사이에 게이트 절연체를 더 포함하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 선택적 실리콘층을 증착하기 전에 상기 게이트 영역의 측벽상에 측벽 절연층을 제공하는 단계를 더 포함하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 10 항에 있어서,상기 얕은 접합을 형성한 후에 그리고 상기 제 1 절연 측벽 스페이서를 형성하기 전에 상기 측벽 절연층을 제거하는 단계를 더 포함하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 게이트 영역상에 절연캡(insulating cap)을 제공하는 것을 더 포함하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 12 항에 있어서,상기 절연캡은 상기 소스 및 드레인 영역상에 상기 선택적 실리콘을 증착하기 전에 제공되는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 소스 및 드레인 영역 위의 노출된 단결정 실리콘 표면상에 제 2 선택적 실리콘층을 제공하는 것을 더 포함하는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 14 항에 있어서,상기 제 2 노출된 실리콘층은 상기 제 2 절연 스페이서를 형성한 후에 제공되는 얕은 접합을 갖는 반도체 디바이스 제조 방법.
- 제 1 항의 방법에 의해 획득된 반도체 디바이스.
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|---|---|---|---|---|
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| JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6891227B2 (en) * | 2002-03-20 | 2005-05-10 | International Business Machines Corporation | Self-aligned nanotube field effect transistor and method of fabricating same |
| KR20040035088A (ko) * | 2002-10-18 | 2004-04-29 | 삼성전자주식회사 | 스페이서를 갖는 게이트 전극의 형성 방법. |
| KR100621546B1 (ko) | 2003-05-14 | 2006-09-13 | 삼성전자주식회사 | 엘리베이티드 소오스/드레인 구조의 모스트랜지스터 및 그제조방법 |
| JP4945900B2 (ja) * | 2005-01-06 | 2012-06-06 | ソニー株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| JP4867176B2 (ja) * | 2005-02-25 | 2012-02-01 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4945910B2 (ja) * | 2005-03-09 | 2012-06-06 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP4887643B2 (ja) * | 2005-03-24 | 2012-02-29 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP5338042B2 (ja) * | 2007-06-11 | 2013-11-13 | 富士通セミコンダクター株式会社 | 電界効果トランジスタの製造方法 |
| JP2009302317A (ja) * | 2008-06-13 | 2009-12-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8647952B2 (en) | 2010-12-21 | 2014-02-11 | Globalfoundries Inc. | Encapsulation of closely spaced gate electrode structures |
| CN106252405B (zh) * | 2015-06-15 | 2019-04-05 | 北大方正集团有限公司 | 超结结构及其刻蚀方法及具有该超结结构的场效应晶体管 |
| CN112992684A (zh) * | 2021-02-07 | 2021-06-18 | 长鑫存储技术有限公司 | 一种形成超浅结的方法 |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
| US4471524A (en) * | 1982-06-01 | 1984-09-18 | At&T Bell Laboratories | Method for manufacturing an insulated gate field effect transistor device |
| US4503601A (en) * | 1983-04-18 | 1985-03-12 | Ncr Corporation | Oxide trench structure for polysilicon gates and interconnects |
| US4663191A (en) * | 1985-10-25 | 1987-05-05 | International Business Machines Corporation | Salicide process for forming low sheet resistance doped silicon junctions |
| US4841347A (en) * | 1985-10-30 | 1989-06-20 | General Electric Company | MOS VLSI device having shallow junctions and method of making same |
| US4826782A (en) * | 1987-04-17 | 1989-05-02 | Tektronix, Inc. | Method of fabricating aLDD field-effect transistor |
| US4873205A (en) * | 1987-12-21 | 1989-10-10 | International Business Machines Corporation | Method for providing silicide bridge contact between silicon regions separated by a thin dielectric |
| US4998150A (en) * | 1988-12-22 | 1991-03-05 | Texas Instruments Incorporated | Raised source/drain transistor |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US5153145A (en) * | 1989-10-17 | 1992-10-06 | At&T Bell Laboratories | Fet with gate spacer |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5279976A (en) * | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| JP3285934B2 (ja) * | 1991-07-16 | 2002-05-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US5268317A (en) * | 1991-11-12 | 1993-12-07 | Siemens Aktiengesellschaft | Method of forming shallow junctions in field effect transistors |
| US5324684A (en) * | 1992-02-25 | 1994-06-28 | Ag Processing Technologies, Inc. | Gas phase doping of semiconductor material in a cold-wall radiantly heated reactor under reduced pressure |
| US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
| US5571738A (en) * | 1992-09-21 | 1996-11-05 | Advanced Micro Devices, Inc. | Method of making poly LDD self-aligned channel transistors |
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
| US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
| KR0132281B1 (ko) * | 1992-12-21 | 1998-04-11 | 쓰지 하루오 | 반도체 장치의 형성방법 |
| US5466615A (en) * | 1993-08-19 | 1995-11-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application |
| US5395787A (en) * | 1993-12-01 | 1995-03-07 | At&T Corp. | Method of manufacturing shallow junction field effect transistor |
| US5393687A (en) * | 1993-12-16 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of making buried contact module with multiple poly si layers |
| US5478776A (en) * | 1993-12-27 | 1995-12-26 | At&T Corp. | Process for fabricating integrated circuit containing shallow junction using dopant source containing organic polymer or ammonium silicate |
| US5413957A (en) * | 1994-01-24 | 1995-05-09 | Goldstar Electron Co., Ltd. | Method for fabricating MOS transistor having source/drain region of shallow junction and silicide film |
| US5439831A (en) * | 1994-03-09 | 1995-08-08 | Siemens Aktiengesellschaft | Low junction leakage MOSFETs |
| US5457060A (en) * | 1994-06-20 | 1995-10-10 | Winbond Electronics Corporation | Process for manufactuirng MOSFET having relatively shallow junction of doped region |
| JP2978736B2 (ja) * | 1994-06-21 | 1999-11-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0878683A (ja) * | 1994-06-30 | 1996-03-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5428240A (en) * | 1994-07-07 | 1995-06-27 | United Microelectronics Corp. | Source/drain structural configuration for MOSFET integrated circuit devices |
| KR0135147B1 (ko) * | 1994-07-21 | 1998-04-22 | 문정환 | 트랜지스터 제조방법 |
| US5432105A (en) * | 1994-09-19 | 1995-07-11 | United Microelectronics Corporation | Method for fabricating self-aligned polysilicon contacts on FET source/drain areas |
| KR0144020B1 (ko) * | 1995-02-24 | 1998-08-17 | 김주용 | 낮은 면저항을 갖는 접합 형성방법 |
| US5536676A (en) * | 1995-04-03 | 1996-07-16 | National Science Council | Low temperature formation of silicided shallow junctions by ion implantation into thin silicon films |
| US5545579A (en) * | 1995-04-04 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains |
| US5646435A (en) * | 1995-04-04 | 1997-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating CMOS field effect transistors having sub-quarter micrometer channel lengths with improved short channel effect characteristics |
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| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
| US5677214A (en) * | 1996-09-05 | 1997-10-14 | Sharp Microelectronics Technology, Inc. | Raised source/drain MOS transistor with covered epitaxial notches and fabrication method |
| US5753548A (en) * | 1996-09-24 | 1998-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for preventing fluorine outgassing-induced interlevel dielectric delamination on P-channel FETS |
| US5691212A (en) * | 1996-09-27 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS device structure and integration method |
| US5766998A (en) * | 1996-12-27 | 1998-06-16 | Vanguard International Semiconductor Corporation | Method for fabricating narrow channel field effect transistors having titanium shallow junctions |
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