JPH07142592A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
- Publication number
- JPH07142592A JPH07142592A JP5287135A JP28713593A JPH07142592A JP H07142592 A JPH07142592 A JP H07142592A JP 5287135 A JP5287135 A JP 5287135A JP 28713593 A JP28713593 A JP 28713593A JP H07142592 A JPH07142592 A JP H07142592A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】低電圧駆動ＣＭＯＳＩＣの製造工程をオフセッ
ト構造をもつ高電圧駆動ＣＭＯＳＩＣの製造工程に容易
に変更できるようにする。 【構成】オフセット構造の高不純物濃度ソース・ドレイ
ン領域を、ソース・ドレイン用接触孔を通してのイオン
注入により形成する。これにより、低不純物濃度のオフ
セット領域形成の際用いたフォトマスクを再利用するこ
とができ、オフセット構造をもたない低耐圧ＭＯＳＦＥ
Ｔ製造の工程を、フォトマスク枚数の増加なしに切換え
ることができる
ト構造をもつ高電圧駆動ＣＭＯＳＩＣの製造工程に容易
に変更できるようにする。 【構成】オフセット構造の高不純物濃度ソース・ドレイ
ン領域を、ソース・ドレイン用接触孔を通してのイオン
注入により形成する。これにより、低不純物濃度のオフ
セット領域形成の際用いたフォトマスクを再利用するこ
とができ、オフセット構造をもたない低耐圧ＭＯＳＦＥ
Ｔ製造の工程を、フォトマスク枚数の増加なしに切換え
ることができる
Description
【０００１】
【産業上の利用分野】本発明は、電圧の異なる２電源で
用いられる回路のうちの高電圧で駆動される回路の高耐
圧ＣＭＯＳ半導体装置の製造方法に関する。
用いられる回路のうちの高電圧で駆動される回路の高耐
圧ＣＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】液晶駆動用ＩＣなどにおいて、ＩＣを動
作させるための電源が５Ｖ系と12Ｖ系の２電源を用いる
ものがある。これは、ロジック部用電源が５Ｖでレベル
シフタを含む出力回路部用電源が12Ｖを用いることによ
る。図２(a) 〜(d) および図３(a) 〜(d) は、５Ｖ電源
で駆動するＣＭＯＳ部 (以下低耐圧ＣＭＯＳ部と記す)
と12Ｖ電源で駆動するＣＭＯＳ部 (以下高耐圧ＣＭＯＳ
部と記す) とを集積するＣＭＯＳ半導体装置の製造工程
を示す断面図で、高耐圧ＣＭＯＳ部の製造工程を示して
いる。この工程は、(100) 成長のＣＺ単結晶より切り出
した2.５Ω・cm程度の抵抗率のＮ形シリコン基板１に、
ＮチャネルＭＯＳＦＥＴ形成領域に対してＰウエル２
を、ＮチャネルＭＯＳＦＥＴ形成領域対してＮウエル３
をそれぞれ形成し、表面上にベース酸化膜４を形成する
〔図２(a) 〕。次に、ＬＯＣＯＳ法で素子分離のための
フィールド酸化膜５を形成する〔図２(b) 〕。その後、
ベース酸化膜４を除去し、厚さ25nm程度のゲート酸化膜
６と、りんをドープした多結晶シリコンからなるゲート
電極７とを形成する〔図２(c) 〕。次いで、Ｎチャネル
ＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを高耐圧にする
ため、それぞれにオフセット拡散層を次の手順で形成す
る。
作させるための電源が５Ｖ系と12Ｖ系の２電源を用いる
ものがある。これは、ロジック部用電源が５Ｖでレベル
シフタを含む出力回路部用電源が12Ｖを用いることによ
る。図２(a) 〜(d) および図３(a) 〜(d) は、５Ｖ電源
で駆動するＣＭＯＳ部 (以下低耐圧ＣＭＯＳ部と記す)
と12Ｖ電源で駆動するＣＭＯＳ部 (以下高耐圧ＣＭＯＳ
部と記す) とを集積するＣＭＯＳ半導体装置の製造工程
を示す断面図で、高耐圧ＣＭＯＳ部の製造工程を示して
いる。この工程は、(100) 成長のＣＺ単結晶より切り出
した2.５Ω・cm程度の抵抗率のＮ形シリコン基板１に、
ＮチャネルＭＯＳＦＥＴ形成領域に対してＰウエル２
を、ＮチャネルＭＯＳＦＥＴ形成領域対してＮウエル３
をそれぞれ形成し、表面上にベース酸化膜４を形成する
〔図２(a) 〕。次に、ＬＯＣＯＳ法で素子分離のための
フィールド酸化膜５を形成する〔図２(b) 〕。その後、
ベース酸化膜４を除去し、厚さ25nm程度のゲート酸化膜
６と、りんをドープした多結晶シリコンからなるゲート
電極７とを形成する〔図２(c) 〕。次いで、Ｎチャネル
ＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを高耐圧にする
ため、それぞれにオフセット拡散層を次の手順で形成す
る。
【０００３】ＮチャネルＭＯＳＦＥＴ用のＮ形オフセッ
ト拡散層21のためには、フォトマスク81を用いて作成し
たレジストマスクパターンでＮウエル３の上を覆い、Ｐ
ウエル２にＰ (りん) イオンを６×1012cm-2のドーズ量
で打込み、ＰチャネルＭＯＳＦＥＴ用のＰ形オフセット
拡散層31のためには、フォトマスク82を用いたレジスト
マスクパターンでＰウエル２の上部を覆い、Ｎウエル３
にＢ (ほう素) イオンを３×1013cm-2程度のドーズ量で
打込み、900 ℃で30分程度の熱処理を行う〔図２(d)
〕。Ｎオフセット拡散層21とＰオフセット拡散層31の
表面不純物濃度では、良好なオーム性接触が得られない
ため、Ｎオフセット部にＮ+ 拡散層22を、Ｐオフセット
部にＰ+ 拡散層32を、それぞれフォトマスク83およびフ
ォトマスク84によって作成したレジストマスクを用いて
形成する〔図３(a) 〕。このあと、層間絶縁膜９を全体
に堆積させ〔図３(b) 〕、ソース・ドレイン領域のため
のコンタクトホール10をエッチングにて明け〔図３(c)
〕、Al電極11を形成する〔図３(d) 〕。図面では省略
するが、最後に保護膜形成工程を経てＮチャネルＭＯＳ
ＦＥＴ41およびＰチャネルＭＯＳＦＥＴ42が完成する。
ト拡散層21のためには、フォトマスク81を用いて作成し
たレジストマスクパターンでＮウエル３の上を覆い、Ｐ
ウエル２にＰ (りん) イオンを６×1012cm-2のドーズ量
で打込み、ＰチャネルＭＯＳＦＥＴ用のＰ形オフセット
拡散層31のためには、フォトマスク82を用いたレジスト
マスクパターンでＰウエル２の上部を覆い、Ｎウエル３
にＢ (ほう素) イオンを３×1013cm-2程度のドーズ量で
打込み、900 ℃で30分程度の熱処理を行う〔図２(d)
〕。Ｎオフセット拡散層21とＰオフセット拡散層31の
表面不純物濃度では、良好なオーム性接触が得られない
ため、Ｎオフセット部にＮ+ 拡散層22を、Ｐオフセット
部にＰ+ 拡散層32を、それぞれフォトマスク83およびフ
ォトマスク84によって作成したレジストマスクを用いて
形成する〔図３(a) 〕。このあと、層間絶縁膜９を全体
に堆積させ〔図３(b) 〕、ソース・ドレイン領域のため
のコンタクトホール10をエッチングにて明け〔図３(c)
〕、Al電極11を形成する〔図３(d) 〕。図面では省略
するが、最後に保護膜形成工程を経てＮチャネルＭＯＳ
ＦＥＴ41およびＰチャネルＭＯＳＦＥＴ42が完成する。
【０００４】
【発明が解決しようとする課題】液晶駆動用ＩＣなどに
対する顧客要求は、回路機能もさることながら、同機能
での高耐圧化の要求などがあり、それに対応する手段と
して、図３、４について述べたようにオフセット拡散層
21、31を形成し、ＦＥＴの高耐圧化をはかってきた。し
かし従来の方式では、Ｎ+ 、Ｐ+ ソース・ドレイン領域
22、23形成用の２枚のフォトマスクのほかに、オフセッ
ト拡散層21、31形成用のフォトマスク２枚がさらに必要
である。また、５Ｖ駆動用として設計されたＩＣを12Ｖ
駆動用とするためには、オフセット拡散形成用フォトマ
スク２枚を追加しなければならなかった。
対する顧客要求は、回路機能もさることながら、同機能
での高耐圧化の要求などがあり、それに対応する手段と
して、図３、４について述べたようにオフセット拡散層
21、31を形成し、ＦＥＴの高耐圧化をはかってきた。し
かし従来の方式では、Ｎ+ 、Ｐ+ ソース・ドレイン領域
22、23形成用の２枚のフォトマスクのほかに、オフセッ
ト拡散層21、31形成用のフォトマスク２枚がさらに必要
である。また、５Ｖ駆動用として設計されたＩＣを12Ｖ
駆動用とするためには、オフセット拡散形成用フォトマ
スク２枚を追加しなければならなかった。
【０００５】本発明の目的は、上述の問題を解決し、低
耐圧ＣＭＯＳ部製造のためのプロセスを高耐圧ＣＭＯＳ
部製造のものに変更する際に追加するフォトマスク枚数
を少なくすることのできるＣＭＯＳ半導体装置の製造方
法を提供することにある。
耐圧ＣＭＯＳ部製造のためのプロセスを高耐圧ＣＭＯＳ
部製造のものに変更する際に追加するフォトマスク枚数
を少なくすることのできるＣＭＯＳ半導体装置の製造方
法を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＣＭＯＳ半導体装置の製造方法は、Ｐウ
エル領域およびＮウエル領域を表面層に有する半導体基
板上にゲート絶縁膜を介して二つのゲート電極を形成す
る工程と、それぞれのゲート電極をマスクの一部に用い
てＰウエル領域にＮ型不純物イオンを、Ｎウエル領域に
Ｐ型不純物イオンをそれぞれ1014cm-2以下のドーズ量で
打込む工程と、打込んだそれらの不純物を拡散させてＮ
形およびＰ形オフセット領域を形成する工程と、表面に
ゲート電極を覆う層間絶縁膜を形成する工程と、層間絶
縁膜にソース・ドレイン用接触孔を明ける工程と、ソー
ス・ドレイン用接触孔を通じてＰウエル領域にＮ型不純
物イオンを、Ｎウエル領域にＰ型不純物イオンをそれぞ
れ1015cm-2以上のドーズ量で打込む工程と、打込んだそ
れらの不純物を拡散させてソース・ドレイン領域を形成
する工程とを含むものとする。あるいは、Ｐウエル領域
およびＮウエル領域を表面層に有する半導体基板上にゲ
ート絶縁膜を介して二つのゲート電極を形成する工程
と、それぞれのゲート電極をマスクの一部に用いてＰウ
エル領域にＮ型不純物イオンを1014cm-2以下のドーズ量
で、Ｎウエル領域にＰ型不純物イオンを３×1013cm-2以
上のドーズ量でそれぞれ打込む工程と、打込んだそれら
の不純物を拡散させてＮ形オフセット領域およびＰ形ソ
ース・ドレイン領域を形成する工程と、表面にゲート電
極を覆う層間絶縁膜を形成する工程と、層間絶縁膜にソ
ース・ドレイン用接触孔を明ける工程と、ソース・ドレ
イン用接触孔を通じてＰウエル領域にＮ型不純物イオン
を1015cm-2以上のドーズ量で打込む工程と、打込んだそ
の不純物を拡散させてＮ形ソース・ドレイン領域を形成
する工程とを含むものとする。いずれの方法において
も、一つのウエル領域にイオンを打込む工程で少なくと
も他のウエル領域を覆うレジストパターンを作成するた
めに用いるフォトマスクとして、同一ウエル領域に対し
て同一のフォトマスクを用いることが有効である。
めに、本発明のＣＭＯＳ半導体装置の製造方法は、Ｐウ
エル領域およびＮウエル領域を表面層に有する半導体基
板上にゲート絶縁膜を介して二つのゲート電極を形成す
る工程と、それぞれのゲート電極をマスクの一部に用い
てＰウエル領域にＮ型不純物イオンを、Ｎウエル領域に
Ｐ型不純物イオンをそれぞれ1014cm-2以下のドーズ量で
打込む工程と、打込んだそれらの不純物を拡散させてＮ
形およびＰ形オフセット領域を形成する工程と、表面に
ゲート電極を覆う層間絶縁膜を形成する工程と、層間絶
縁膜にソース・ドレイン用接触孔を明ける工程と、ソー
ス・ドレイン用接触孔を通じてＰウエル領域にＮ型不純
物イオンを、Ｎウエル領域にＰ型不純物イオンをそれぞ
れ1015cm-2以上のドーズ量で打込む工程と、打込んだそ
れらの不純物を拡散させてソース・ドレイン領域を形成
する工程とを含むものとする。あるいは、Ｐウエル領域
およびＮウエル領域を表面層に有する半導体基板上にゲ
ート絶縁膜を介して二つのゲート電極を形成する工程
と、それぞれのゲート電極をマスクの一部に用いてＰウ
エル領域にＮ型不純物イオンを1014cm-2以下のドーズ量
で、Ｎウエル領域にＰ型不純物イオンを３×1013cm-2以
上のドーズ量でそれぞれ打込む工程と、打込んだそれら
の不純物を拡散させてＮ形オフセット領域およびＰ形ソ
ース・ドレイン領域を形成する工程と、表面にゲート電
極を覆う層間絶縁膜を形成する工程と、層間絶縁膜にソ
ース・ドレイン用接触孔を明ける工程と、ソース・ドレ
イン用接触孔を通じてＰウエル領域にＮ型不純物イオン
を1015cm-2以上のドーズ量で打込む工程と、打込んだそ
の不純物を拡散させてＮ形ソース・ドレイン領域を形成
する工程とを含むものとする。いずれの方法において
も、一つのウエル領域にイオンを打込む工程で少なくと
も他のウエル領域を覆うレジストパターンを作成するた
めに用いるフォトマスクとして、同一ウエル領域に対し
て同一のフォトマスクを用いることが有効である。
【０００７】
【作用】ＣＭＯＳ高耐圧化のためのオフセット構造のソ
ース・ドレインにおける高不純物濃度領域を、ソース・
ドレイン用接触孔を通じてのイオン注入で形成すること
により、その際の他のウエル領域を覆うレジストマスク
パターンは、低不純物濃度のオフセット領域あるいはオ
フセット構造をもたない低耐圧ＣＭＯＳ部のソース・ド
レイン領域形成時のイオン注入の際に用いるフォトマス
クを用いて作成できるため、例えば５Ｖ駆動用の低耐圧
ＣＭＯＳ部製造のためのＩＣプロセスの一部変更のみの
対応で、フォトマスクの追加なしに、例えば12Ｖ駆動可
能なＣＭＯＳを集積するＩＣを造ることができる。
ース・ドレインにおける高不純物濃度領域を、ソース・
ドレイン用接触孔を通じてのイオン注入で形成すること
により、その際の他のウエル領域を覆うレジストマスク
パターンは、低不純物濃度のオフセット領域あるいはオ
フセット構造をもたない低耐圧ＣＭＯＳ部のソース・ド
レイン領域形成時のイオン注入の際に用いるフォトマス
クを用いて作成できるため、例えば５Ｖ駆動用の低耐圧
ＣＭＯＳ部製造のためのＩＣプロセスの一部変更のみの
対応で、フォトマスクの追加なしに、例えば12Ｖ駆動可
能なＣＭＯＳを集積するＩＣを造ることができる。
【０００８】
【実施例】以下、図２、図３と共通の部分に同一の符号
を付した図を引用して本発明の実施例について述べる。
本発明の一実施例における高耐圧ＣＭＯＳ部の製造工程
の前半は図２(a) 〜(d) と同じである。図３に示した工
程と異なる工程を図１(a) 〜(d) に示す。先ず、層間絶
縁膜９を全面に堆積させ〔図１(a) 〕、ソース・ドレイ
ン領域のためのコンタクトホール10をエッチングであけ
る〔図１(b) 〕、このあと前に用いたマスク81を用いて
作成したレジストパターンでＮウエル３の上部を覆って
Ｐイオンを３×1015cm-2程度のドーズ量で打込み、次に
やはり前に用いたマスク82を用いたレジストパターンで
Ｐウエル３の上部を覆ってＢイオンを２×1015cm-2程度
のドーズ量で打込み、900 ℃、30分程度の熱処理を施し
てＮ+ ソース・ドレイン拡散層22、Ｐ+ ソース・ドレイ
ン拡散層32を形成する〔図１(c) 〕。このあと、コンタ
クトホール10でソース・ドレイン拡散層22、32に接触す
るAl電極11を形成する〔図１(d) 〕。図面では省略する
が、最後に保護膜形成工程を経て高耐圧のＮチャネルＭ
ＯＳＦＥＴ41、ＰチャネルＭＯＳＦＥＴ42が完成する。
この方法により、５Ｖ駆動用として設計されたオフセッ
ト構造のないＣＭＯＳＩＣの製造工程に対し、フォトマ
スクの追加や変更なしで12Ｖ駆動用ＣＭＯＳを造ること
ができる。
を付した図を引用して本発明の実施例について述べる。
本発明の一実施例における高耐圧ＣＭＯＳ部の製造工程
の前半は図２(a) 〜(d) と同じである。図３に示した工
程と異なる工程を図１(a) 〜(d) に示す。先ず、層間絶
縁膜９を全面に堆積させ〔図１(a) 〕、ソース・ドレイ
ン領域のためのコンタクトホール10をエッチングであけ
る〔図１(b) 〕、このあと前に用いたマスク81を用いて
作成したレジストパターンでＮウエル３の上部を覆って
Ｐイオンを３×1015cm-2程度のドーズ量で打込み、次に
やはり前に用いたマスク82を用いたレジストパターンで
Ｐウエル３の上部を覆ってＢイオンを２×1015cm-2程度
のドーズ量で打込み、900 ℃、30分程度の熱処理を施し
てＮ+ ソース・ドレイン拡散層22、Ｐ+ ソース・ドレイ
ン拡散層32を形成する〔図１(c) 〕。このあと、コンタ
クトホール10でソース・ドレイン拡散層22、32に接触す
るAl電極11を形成する〔図１(d) 〕。図面では省略する
が、最後に保護膜形成工程を経て高耐圧のＮチャネルＭ
ＯＳＦＥＴ41、ＰチャネルＭＯＳＦＥＴ42が完成する。
この方法により、５Ｖ駆動用として設計されたオフセッ
ト構造のないＣＭＯＳＩＣの製造工程に対し、フォトマ
スクの追加や変更なしで12Ｖ駆動用ＣＭＯＳを造ること
ができる。
【０００９】図４(a) 、(b) は、本発明の別の実施例に
おける高耐圧ＣＭＯＳ部製造工程の図１の場合と異なる
工程を示す。ただし、この場合は、図２(d) におけるＰ
チャネルＭＯＳＦＥＴのためのＰオフセット拡散層31形
成のためのＢイオンの打込みが、５×1013cm-2程度の若
干高いドーズ量で行われている。このあと、図１(a)、
(b) の工程を経てコンタクトホール10を明けたのち、フ
ォトマスク81を用いたレジストパターンでＰウエル２の
上部を覆ってＰイオンを３×1015cm-2程度のドーズ量で
打込み、Ｎ+ ソース・ドレイン拡散層22を形成する〔図
４(a) 〕。この際、図１の場合と異なり、Ｐ+ ソース・
ドレイン拡散層32は形成しない。次に、Al電極11を形成
し〔図４(b) 〕、保護膜を形成することは同様である。
このようにして造られたＰチャネルＭＯＳＦＥＴ42のソ
ース・ドレイン領域はＰソース・ドレイン層31のみであ
るが、その表面不純物濃度は1018cm-3以上であるため、
Al電極11に良好なオーム性接触を示す。この方法によれ
ば、図１に示した製造方法よりさらに少ない工程追加で
高耐圧ＣＭＯＳ部を製造することができる。
おける高耐圧ＣＭＯＳ部製造工程の図１の場合と異なる
工程を示す。ただし、この場合は、図２(d) におけるＰ
チャネルＭＯＳＦＥＴのためのＰオフセット拡散層31形
成のためのＢイオンの打込みが、５×1013cm-2程度の若
干高いドーズ量で行われている。このあと、図１(a)、
(b) の工程を経てコンタクトホール10を明けたのち、フ
ォトマスク81を用いたレジストパターンでＰウエル２の
上部を覆ってＰイオンを３×1015cm-2程度のドーズ量で
打込み、Ｎ+ ソース・ドレイン拡散層22を形成する〔図
４(a) 〕。この際、図１の場合と異なり、Ｐ+ ソース・
ドレイン拡散層32は形成しない。次に、Al電極11を形成
し〔図４(b) 〕、保護膜を形成することは同様である。
このようにして造られたＰチャネルＭＯＳＦＥＴ42のソ
ース・ドレイン領域はＰソース・ドレイン層31のみであ
るが、その表面不純物濃度は1018cm-3以上であるため、
Al電極11に良好なオーム性接触を示す。この方法によれ
ば、図１に示した製造方法よりさらに少ない工程追加で
高耐圧ＣＭＯＳ部を製造することができる。
【００１０】
【発明の効果】本発明によれば、ソース・ドレインのオ
フセット構造の高不純物濃度領域を形成する際、ソース
・ドレイン用接触孔を通してイオン注入を行うことによ
り、フォトマスクは低不純物濃度のオフセット領域形成
時に用いるものを利用でき、フォトマスクの追加、変更
が不要となる。従って、低電圧駆動用に設計したＣＭＯ
ＳＩＣの製造工程を高耐圧駆動用のＣＭＯＳＩＣの製造
工程に変更する際にマスク設計期間が不要となるととも
に、用途に応じてＭＯＳＦＥＴの耐圧を変えることが容
易になる。
フセット構造の高不純物濃度領域を形成する際、ソース
・ドレイン用接触孔を通してイオン注入を行うことによ
り、フォトマスクは低不純物濃度のオフセット領域形成
時に用いるものを利用でき、フォトマスクの追加、変更
が不要となる。従って、低電圧駆動用に設計したＣＭＯ
ＳＩＣの製造工程を高耐圧駆動用のＣＭＯＳＩＣの製造
工程に変更する際にマスク設計期間が不要となるととも
に、用途に応じてＭＯＳＦＥＴの耐圧を変えることが容
易になる。
【図１】本発明の一実施例のＣＭＯＳ半導体装置製造工
程の後半部分を(a) ないし(d)の順に示す断面図
程の後半部分を(a) ないし(d)の順に示す断面図
【図２】従来例および本発明の一実施例のＣＭＯＳ半導
体装置製造工程の前半部分を(a) ないし(d) の順に示す
断面図
体装置製造工程の前半部分を(a) ないし(d) の順に示す
断面図
【図３】従来例のＣＭＯＳ半導体装置製造工程の後半部
分を(a) ないし(d) の順に示す断面図
分を(a) ないし(d) の順に示す断面図
【図４】本発明の別の実施例のＣＭＯＳ半導体装置製造
工程の後半部分を(a) 、(b) の順に示す断面図
工程の後半部分を(a) 、(b) の順に示す断面図
１ Ｎシリコン基板 ２ Ｐウエル 21 Ｎオフセット拡散層 22 Ｎソース・ドレイン領域 ３ Ｎウエル 31 Ｐオフセット拡散層 32 Ｐソース・ドレイン領域 ５ フィールド酸化膜 ６ ゲート酸化膜 ７ ゲート電極 81、82 フォトマスク ９ 層間絶縁膜 10 コンタクトホール 11 Al電極 41 ＮチャネルＭＯＳＦＥＴ 42 ＰチャネルＭＯＳＦＥＴ
Claims (3)
- 【請求項１】Ｐウエル領域およびＮウエル領域を表面層
に有する半導体基板上にゲート絶縁膜を介して二つのゲ
ート電極を形成する工程と、それぞれのゲート電極をマ
スクの一部に用いてＰウエル領域にＮ型不純物イオン
を、Ｎウエル領域にＰ型不純物イオンをそれぞれ1014cm
-2以下のドーズ量で打込む工程と、打込んだそれらの不
純物を拡散させてＮ形およびＰ形オフモット領域を形成
する工程と、表面にゲート電極を覆う層間絶縁膜を形成
する工程と、層間絶縁膜にソース・ドレイン用接触孔を
明ける工程と、ソース・ドレイン用接触孔を通じてＰウ
エル領域にＮ型不純物イオンを、Ｎウエル領域にＰ型不
純物イオンをそれぞれ1015cm-2以上のドーズ量で打込む
工程と、打込んだそれらの不純物を拡散させてソース・
ドレイン領域を形成する工程とを含むことを特徴とする
ＣＭＯＳ半導体装置の製造方法。 - 【請求項２】Ｐウエル領域およびＮウエル領域を表面層
に有する半導体基板上にゲート絶縁膜を介して二つのゲ
ート電極を形成する工程と、それぞれのゲート電極をマ
スクの一部に用いてＰウエル領域にＮ型不純物イオンを
1014cm-2以下のドーズ量でＮウエル領域にＰ型不純物イ
オンを３×1013cm-2以上のドーズ量でそれぞれ打込む工
程と、打込んだそれらの不純物を拡散させてＮ形オフセ
ット領域およびＰ形ソース・ドレイン領域を形成する工
程と、表面にゲート電極を覆う層間絶縁膜を形成する工
程と、層間絶縁膜にソース・ドレイン用接触孔を明ける
工程と、ソース・ドレイン用接触孔を通じてＰウエル領
域にＮ型不純物イオンを1015cm-2以上のドーズ量で打込
む工程と、打込んだその不純物を拡散させてＮ形ソース
・ドレイン領域を形成する工程とを含むことを特徴とす
るＣＭＯＳ半導体装置の製造方法。 - 【請求項３】一つのウエル領域にイオンを打込む工程で
少なくとも他のウエル領域を覆うレジストマスクを作成
するために用いるフォトマスクとして、同一ウエル領域
に対して同一のフォトマスクを用いる請求項１あるいは
２記載のＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287135A JPH07142592A (ja) | 1993-11-17 | 1993-11-17 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287135A JPH07142592A (ja) | 1993-11-17 | 1993-11-17 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142592A true JPH07142592A (ja) | 1995-06-02 |
Family
ID=17713527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287135A Pending JPH07142592A (ja) | 1993-11-17 | 1993-11-17 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142592A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
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1993
- 1993-11-17 JP JP5287135A patent/JPH07142592A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
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