KR20020053191A - 반도체 소자의 누설전류 감소방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 누설전류 감소방법에 관한 것으로, 특히, NiSi를 이용해서 STI와 확산영역의 경계면에서 누설전류가 발생하는 것을 감소시키는 것을 목적으로 한다. 이런 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 누설전류 감소방법은 반도체 기판 상에 필드 산화막을 형성하는 제1 공정과, 상기 반도체 기판의 전면에 게이트 산화막과 폴리 실리콘막을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 제2 공정과, 상기 게이트의 양측 기판에 LDD 이온을 주입하여 LDD 영역을 형성하는 제3 공정과, 상기 게이트의 측벽에 스페이서를 형성하는 제4 공정과, 상기 스페이서의 양측 기판에 고농도 불순물 이온을 주입하여 소스/드레인 영역을 형성한 후에 1차 열처리를 진행하는 제5 공정과, 상기 결과물의 전면에 제1 금속막을 증착한 후에 2차 열처리를 진행하여 실리콘과 니켈을 반응시키는 제6 공정과, 상기 게이트와 상기 소스/드레인 영역의 상부에 니켈 실리사이드층을 형성한 후에 미 반응된 물질을 습식식각으로 제거하는 제7 공정으로 이루어진다.
Description
본 발명은 반도체 소자의 누설전류 감소방법에 관한 것으로, 특히, NiSi를 이용해서 STI와 확산영역의 경계면에서 누설전류가 발생하는 것을 감소시키는 반도체 소자의 누설전류 감소방법에 관한 것이다.
종래에 사용된 TiSi2및 CoSi2은 Si 상에 Ti 또는 Co을 증착한 후에, N2분위기 하에서 RTP(Rapid Thermal Process)를 실시함으로써 형성된다. TiSi2는 선폭이 감소할수록 C49상(phase)을 저저항의 C54TiSi2로 상(phase)변화시키기 위해서 850℃이상의 높은 2차 열처리 온도가 필요하다.
또한, 동일 온도에서 열처리된 웨이퍼 상의 반응부위의 선폭이 좁은 영역은 C49상을 저저항의 C54로 완전히 상 변화하지 않아서 선폭이 넓은 영역보다 저항이 높아져 제조하려는 소자의 영역마다 저항이 일정하지 않은 문제점이 있다.
이러한 문제점은 TiSi2대신에 CoSi2를 사용함으로써 해결되었으나, CoSi2를 사용하면 금속 Co와 반응하는 Si량이 기존의 2.2배에서 3.6배로 증가한다. 따라서, 정션(junction)깊이가 점점 얇아지고 있는 상황에서 Si의 소모량이 증가하여 누설전류가 증가하는 문제점이 있다. 특히, STI(Shallow Trench Isolation)와 확산영역의 경계부위에서 누설전류에 대한 공정마진(process margin)이 더욱 감소하여 소자의 페일(fail)이 발생하는 문제점이 있다.
따라서, 상술한 문제점에 대한 대책으로 이온주입을 조정하거나 이온주입공정이 추가되게 되는데, 이 경우 포토레지스터(photo resistor), 마스크 공정, 및 포토레지스터 제거공정이 부가적으로 추가되어, 공정이 길어지고 그에 때한 비용이 증가하는 문제점이 있다.
또한, 이온주입공정을 조정하는 경우, 소자에서는 스파이스(SPICE)와 기타 트랜지스터의 전기적 특성을 예측하는 파라미터 및 그 값들을 조정하는 작업을 다시 조정해야만 하는 문제점이 있다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, NiSi를 이용해서 STI와 확산영역의 경계면에서 누설전류가 발생하는 것을 감소시키는 것을 목적으로 한다.
또한, NiSi가 2차 급속 열처리 공정(RTP)을 수행하는 것을 제거하여 공정시간 및 제조비용을 감소시키는 것을 목적으로 한다.
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 누설전류 감소방법을 나타낸 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
20 : 반도체 기판21 : 필드 산화막
22 : 게이트 산화막23 : 게이트
24 : LDD 영역25 : 스페이서
26 : 소스/드레인 영역27A : 제1 금속막
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 누설전류 감소방법은, 반도체 기판 상에 필드 산화막을 형성하는 제1 공정과, 상기 반도체 기판의 전면에 게이트 산화막과 폴리 실리콘막을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 제2 공정과, 상기 게이트의 양측 기판에 LDD 이온을 주입하여 LDD 영역을 형성하는 제3 공정과, 상기 게이트의 측벽에 스페이서를 형성하는 제4 공정과, 상기 스페이서의 양측 기판에 고농도 불순물 이온을 주입하여 소스/드레인 영역을 형성한 후에 1차 열처리를 진행하는 제5 공정과, 상기 결과물의 전면에 제1 금속막을 증착한 후에 2차 열처리를 진행하여 실리콘과 니켈을 반응시키는 제6 공정과, 상기 게이트와 상기 소스/드레인 영역의 상부에 니켈 실리사이드층을 형성한 후에 미 반응된 물질을 습식식각으로 제거하는 제7 공정으로 이루어진 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 본 발명의 바람직한 실시예에 따른 반도체 소자의 누설전류 감소방법을 첨부도면을 참조하면서 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 누설전류 감소방법을 나타낸 공정 단면도이다.
본 발명에 다른 반도체 소자의 누설전류 감소방법은 도 1a에 나타낸 바와 같이, 반도체 기판(20) 상에 STI(Shallow Trench Isolation) 기술을 이용해서 소자간 분리를 위한 필드 산화막(21)을 형성한 후에, 기판 전면에 게이트 산화막(22) 및 폴리 실리콘막을 순차적으로 형성한다.
다음에, 폴리 실리콘막 및 게이트 산화막(22)을 패터닝하여 게이트 산화막(22)이 개재된 게이트(23)를 형성하고, 게이트(23)의 양측 기판에 LDD(Lightly Doped Drain, 이하 'LDD'라 함) 이온을 주입하여 LDD 영역(24)을 형성한다.
그리고 나서, 반도체 기판 전면에 절연막을 증착하고, 게이트(23)의 표면이 노출되도록 블랭킷 식각하여 게이트(23)의 측벽에 스페이서(25)를 형성하며, 스페이서(25)의 양측 기판에 고농도 불순물 이온을 주입하여 소스/드레인 영역(26)을 형성한다.
그 다음에, 불순물 이온의 활성화를 위하여 1차 열처리를 진행한다. 여기서, 1차 열처리는 급속 열처리(Rapid Thermal Annealing)장비에서 950-1040℃의 온도로 질소 분위기에서 10-40초간 진행된다.
그 후에, 도 1b에 나타낸 바와 같이, 도 1a에 나타낸 구조 전면을HF:H2O=1:99로 먼저 세정한 후에, 세정된 구조 전면에 제1 금속막, 예컨대 니켈막(27A)을 200Å∼270Å의 두께로 증착한다.
그런 다음에는 도 1c에 나타낸 바와 같이, 2차 열처리를 진행하여 실리콘(Si)과 니켈(Ni)을 반응시켜, 게이트(23) 및 소오스/드레인 영역(26) 상부에 니켈 실리사이드층(27)을 형성하고, 미반응된 니켈을 습식식각으로 제거한다.
여기서, NiSi는 Ni + Si --->Ni2Si + NiSi--->NiSi로 1차 급속 처리 공정(RTP)후에 배스(bath)에서 화학작용으로 미 반응된 니켈을 제거한 후에 공정을 완료한다. 즉, STI와 확산영역의 경계면에서 실리사이드를 형성하기 위하여 필요한 Si의 소모량이 가장 적은 NiSi는 급속 열처리 공정(RTP)을 1회만 진행되는 되는 장점을 가지고 있다.
그리고, 2차 열처리는 급속 열처리장비를 이용하여 질소 또는 아르곤 분위기에서 400 내지 670℃의 온도로 수십초 동안 진행된다. 또한 습식식각은 H2So4:H2O2=4:1의 혼합액을 이용하여 25℃의 온도에서 20분 이상 진행된다. 그런 다음에는 니켈 실리사이드층(27) 위에 PMD(Post metal dielectiric)층을 증착한다.
상술한 바와 같이, 본 발명은 실리콘(Si)과 니겔(Ni)을 열공정을 통해서 반응시켜 형성된 NiSi를 종래의 TiSi2또는 CoSi2대신에 사용함으로써 STI와 확산영역의 경계면에서 누설전류가 발생하는 것을 감소시킬 수 있다.
또한, 실리콘(Si)과 니켈(Ni)을 반응시켜 형성된 NiSi이 2차 급속 열처리 공정(RTP)을 거치지 않기 때문에 공정시간을 단축시킬 수 있고 또한 제조비용을 줄일 수 있어, 제품생산시 제품의 수율과 소자특성을 동시에 이룰 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 반도체 기판 상에 필드 산화막을 형성하는 제1 공정과,상기 반도체 기판의 전면에 게이트 산화막과 폴리 실리콘막을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 제2 공정과,상기 게이트의 양측 기판에 불순물을 주입하여 LDD 영역을 형성하는 제3 공정과,상기 게이트의 측벽에 스페이서를 형성하는 제4 공정과,상기 스페이서의 양측 기판에 고농도 불순물 이온을 주입하여 소스/드레인 영역을 형성한 후에 1차 열처리를 진행하는 제5 공정과,상기 결과물의 전면에 제1 금속막을 증착한 후에 2차 열처리를 진행하여 실리콘과 니켈을 반응시키는 제6 공정과,상기 게이트와 상기 소스/드레인 영역의 상부에 니켈 실리사이드층을 형성한 후에 미 반응된 물질을 습식식각으로 제거하는 제7 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 1 항에 있어서,상기 제4 공정은 상기 게이트의 측벽에 스페이서를 형성하기 전에, 반도체 기판 전면에 절연막을 증착하고 상기 게이트의 표면이 노출되도록 블랭킷 식각하는 공정을 더 포함한 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 1 항에 있어서,상기 제6 공정은 상기 결과물의 전면에 제1 금속막을 증착하기 전에, 상기 결과의 전면을 HF:H2O=1:99로 세정하는 단계를 더 포함한 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 1 항에 있어서,상기 제1 금속막은 니켈막인 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 1 항에 있어서,상기 제1 금속막은 220Å∼270Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 1 항에 있어서,상기 1차 열처리는 급속 열처리장비를 이용하여 질소 분위기에서 10∼40초간 진행되는 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 6 항에 있어서,상기 1차 열처리는 급속 열처리장비를 이용하여 950℃∼1040℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 1 항에 있어서,상기 2차 열처리는 급속 열처리장비를 이용하여 질소 또는 아르곤 분위기에서 수십초 동안 진행되는 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 8 항에 있어서,상기 2차 열처리는 급속 열처리장비를 이용하여 400℃∼670℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
- 제 1 항에 있어서,상기 습식식각은 H2SO4:H2O2=4:1의 혼합액을 이용하여 25℃에서 20분 이상 진행되는 것을 특징으로 하는 반도체 소자의 누설전류 감소방법.
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Cited By (1)
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| KR20040005482A (ko) * | 2002-07-10 | 2004-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
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2000
- 2000-12-27 KR KR1020000082546A patent/KR20020053191A/ko not_active Application Discontinuation
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |