KR20060008043A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 액티브 영역의 면저항을 감소시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 게이트가 형성된 반도체 기판을 제공하는 단계; 상기 게이트 양측의 기판 표면내에 LDD 영역을 형성하는 단계; 상기 게이트의 양측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 포함한 게이트 양측벽에 상기 제1스페이서와 상이한 재질의 제2스페이서를 형성하는 단계; 상기 제1스페이서와 제2스페이서를 포함한 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계; 상기 제2스페이서를 제거하는 단계; 및 상기 게이트 표면 및 소오스/드레인 영역 표면에 자기정렬적으로 실리사이드를 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 ; 반도체 기판 22 : 소자분리막
23a : 게이트 산화막 23b : 게이트 폴리실리콘막
23 ; 게이트 24 : LDD 영역
25a : 제1스페이서 25b : 제2스페이서
26 ; 소오스/드레인 영역 27 : 실리사이드
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 액티브 영역의 면저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래에는 드레인 영역에 집중되는 전기장의 감소를 위해 LDD 스페이서를 형 성하였는데, 반도체 소자가 점점 작아지면서 LDD 스페이서는 오히려 과도한 면저항을 발생시켜 캐리어의 이동도를 떨어뜨리게 된다. 이것은 소자의 크기가 클때는 LDD 스페이서의 영향이 미미하지만 소자의 크기가 작아지면서 해당영역의 저항성분이 전체 직렬저항 성분에서 큰 비율을 차지하기 때문이다. 따라서, 접합 영역의 저항을 얼마나 효과적으로 감소시키느냐가 소자의 동작특성을 향상시키는데 매우 중요하게 되었다.
이하에서는, 종래의 반도체 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13a)과 게이트 폴리실리콘막(13b)을 형성하고, 이들을 패터닝하여 게이트(13)를 형성한다. 그런다음, 상기 게이트(13)의 양측 기판 표면 내에 저농도로 불순물을 이온주입하여 LDD 영역(14)을 형성한다.
도 1b를 참조하면, 상기 기판 결과물 전면 상에 산화막 또는 질화막 등의 절연체를 증착하고 이를 블랭킷 식각하여 게이트의 양측벽에 스페이서(15)를 형성한다. 그런 다음, 상기 스페이서(15)를 포함한 게이트(13)의 양측 기판 내에 고농도로 불순물을 이온주입하여 소오스/드레인 영역(16)을 형성한다.
도 1c를 참조하면, 상기 기판 결과물 상에 실리사이드 공정에 따라 전이 금속막을 증착한 후, 열처리를 진행하여 게이트(13) 상부와 소오스/드레인 영역(16)의 표면에 선택적으로 실리사이드(17)를 형성한다.
여기서, LDD 스페이서가 형성되는 액티브 영역에는 실리사이드가 형성되지 않으므로 액티브 영역의 면저항이 증가되며, 이는 캐리어의 이동을 어렵게 하여 소자의 동작특성을 저하시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역의 면저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 게이트가 형성된 반도체 기판을 제공하는 단계; 상기 게이트 양측의 기판 표면내에 LDD 영역을 형성하는 단계; 상기 게이트의 양측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 포함한 게이트 양측벽에 상기 제1스페이서와 상이한 재질의 제2스페이서를 형성하는 단계; 상기 제1스페이서와 제2스페이서를 포함한 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계; 상기 제2스페이서를 제거하는 단계; 및 상기 게이트 표면 및 소오스/드레인 영역 표면에 자기정렬적으로 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1스페이서는 저온 질화막으로 형성하고, 상기 제2스페이서는 저온 산화막으로 형성하며, 상기 제2스페이서는 2회의 식각 공정으로 제거한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 2a를 참조하면, 소자분리막(22)이 형성된 반도체 기판(21) 상에 게이트 산화막(23a)과 게이트 폴리실리콘막(23b)을 형성하고, 이들을 패터닝하여 게이트(23)를 형성한다. 그런 다음, 상기 게이트(23) 양측의 기판 표면내에 저농도로 불순물을 이온주입하여 LDD 영역(24)을 형성한다. 여기서, 핫 캐리어 효과로 인해 신뢰성이 떨어지는 것을 방지하기 위해 LDD 구조를 채택한다.
도 2b를 참조하면, 상기 게이트(23)의 양측벽에 저온 질화막으로 제1스페이서(25a)를 얇게 형성한다. 그런 다음, 상기 제1스페이서(25a)를 포함한 게이트 양측벽에 저온 산화막으로 제2스페이서(25b)를 형성한다. 여기서, 제1스페이서(25a)를 형성해주는 것은 소오스/드레인 이온주입 이후 제2스페이서(25b)를 선택적으로 제거시키기 위함이다. 제1스페이서(25a)는 제2스페이서(25b) 식각시 게이트 산화막(23a)의 손실을 방지하며, 이후, 실리사이드 공정에서 최소한의 실리사이드 비형성 영역을 보장해 준다. 이어서, 상기 제1스페이서(25a)와 제2스페이서(25b)를 포함한 게이트(23) 양측의 기판 표면내에 고농도로 불순물을 이온주입하여 소오스/드레인 영역(26)을 형성한다.
도 2c를 참조하면, 상기 제2스페이서(25b)와 제1스페이서(25a)의 일부를 식각하여 스페이서의 유효 임계치수를 감소시킨다. 상기 제2스페이서(25b)는 2회의 식각 공정으로 제거한다. 이렇게 함으로써, 실리사이드 비형성 영역을 감소시킬 수 있다. 이후, 잔류한 제2스페이서는 세정을 실시하여 완전히 제거하고, 제1스페이서 (25a)만 남도록 한다. 이렇게 하면, 후속 실리사이드 공정에서 게이트와 액티브 영역간에 최소한의 영역을 확보함으로써, 실리사이드 비형성 영역을 줄여 면저항을 감소시킬 뿐만 아니라 쇼트(short)의 발생을 방지할 수 있다.
도 2d를 참조하면, 상기 기판 결과물 상에 전이금속을 증착한 다음 기판의 실리콘과 전이금속층에 열처리를 실시하여 게이트(23) 표면 및 소오스/드레인 영역(23) 표면에 자기정렬적으로 실리사이드(27)를 형성한다. 여기서, 실리사이드 형성영역이 증가하여 액티브 저항을 낮춰주므로 캐리어의 이동도가 크게 향상되어 소자의 동작특성이 우수해진다.
이상에서와 같이, 본 발명은 스페이서의 형성영역을 감소시키고 실리사이드 형성영역을 증가시킴으로써 액티브 영역의 면저항을 감소시킬 수 있다.
또한, 본 발명은 액티브 영역의 면저항을 감소시킴으로써 캐리어의 이동도를 높여주어 소자의 동작특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 게이트가 형성된 반도체 기판을 제공하는 단계;상기 게이트 양측의 기판 표면내에 LDD 영역을 형성하는 단계;상기 게이트의 양측벽에 제1스페이서를 형성하는 단계;상기 제1스페이서를 포함한 게이트 양측벽에 상기 제1스페이서와 상이한 재질의 제2스페이서를 형성하는 단계;상기 제1스페이서와 제2스페이서를 포함한 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계;상기 제2스페이서를 제거하는 단계; 및상기 게이트 표면 및 소오스/드레인 영역 표면에 자기정렬적으로 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1스페이서는 저온 질화막으로 형성하고, 상기 제2스페이서는 저온 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2스페이서를 제거하는 단계는 2회의 식각 공정으로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR100824532B1 (ko) * | 2006-12-11 | 2008-04-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
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2004
- 2004-07-23 KR KR1020040057697A patent/KR20060008043A/ko not_active Application Discontinuation
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