KR20000067236A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로 특히 SEG(Selectively epitaxial growth)를 이용한 보더레스 콘택을 갖는 반도체 소자의 제조 방법에 관한 것으로, 이를 위한 반도체 소자의 제조 방법은 소자격리층에 의해 정의된 반도체 기판상의 활성영역상에 게이트전극을 형성하는 공정, 상기 게이트전극 및 소자 격리층을 포함한 반도체 기판 전면에 제1 절연층을 형성하는 공정, 상기 제1 절연층을 선택적으로 제거하여 상기 게이트전극 양측면의 측벽 및 소자격리층상의 보호막을 형성하는 공정, 상기 측벽 및 보호막을 제외한 반도체 기판 전면에 선택적 에피택셜 성장으로 단결정실리콘층을 형성하는 공정, 전면에 고융점 금속층을 증착하고 열처리하여 상기 게이트전극 상측면 그리고 단결정실리콘층상에 실리사이드층을 형성하는 공정, 전면에 제2 절연층을 증착하고 선택적으로 식각하여 상기 게이트전극상의 실리사이드층 그리고 실리사이드층 및 보호막의 일부가 노출되도록 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로 특히, SEG(Selectively epitaxial growth)를 이용한 보더레스 콘택을 갖는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 선택적 에피택셜 성장(SEG;selective epitaxial growth)은 우수한 토폴로지(topology)특성을 갖고 작은 영역에서 충분한 격리특성을 확보할 수 있는 방법이다.
그리고 선택적 에피택셜 성장에 의해 형성된 층은 소자영역을 형성하기 보다는 액티브 영역사이의 격리층이 되는 트렌치들 내의 필러로 활용된다.
이하 첨부도면을 참조하여 종래기술에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 산화막(2)을 형성한 후, 상기 산화막(2) 및 반도체 기판(1)의 일정 영역을 식각하여 상기 반도체 기판(1)을 노출시킨다.
이어 노출된 상기 반도체 기판내에 일정깊이를 갖는 PGI(profiled groove isolation)층(3)을 형성한다.
이어 상기 PGI층(3)을 제외한 반도체(1) 기판의 일정 영역에 게이트 전극(4)을 형성한다.
도 1b에 도시된 바와 같이, 상기 게이트전극(4)을 마스크로 하여 저농도 불순물을 이온주입하여 상기 반도체 기판(1) 표면내에 LDD영역(5)을 형성한다.
도 1c에 도시된 바와 같이, 상기 게이트전극(4)을 포함한 반도체 기판(1) 전면에 측벽 형성용 절연층을 증착한 후, 전면에 에치백을 실시하여 상기 게이트 전극(4) 양측면에 접하는 게이트 측벽(6)을 형성한다.
이어 상기 게이트 전극(4) 및 게이트 측벽(6)을 마스크로 이용하여 상기 게이트 측벽(6) 하측의 반도체 기판(1) 표면 내에 소스/드레인 영역(7)을 형성한다.
이어 상기 게이트 전극(4) 및 게이트 측벽(6)을 포함한 반도체 기판(1) 전면에 고융점 금속층(8)을 증착한다.
도 1d에 도시된 바와 같이, 고온 열처리를 실시하여 상기 금속층(8)과 반도체 기판(1) 및 게이트 전극(4)이 접하는 부분에 금속 실리사이드층(9)을 형성한다.
이 때 상기 게이트 측벽(5) 및 PGI층(3)은 절연막으로서 실리사이드 반응을 하지 않는다.
이어 미반응 실리사이드층을 제거한 후 상기 실리사이드층(9)이 형성된 반도체 기판(1) 전면에 보더레스 콘택(borderless contact)을 위한 질화막(10)을 증착한다.
도 1e 에 도시된 바와 같이, 상기 질화막(10)상에 ILD(inter-layer-dielectr ic)막(11)을 증착한 후 상기 ILD막(11)을 평탄화 및 선택적으로 패터닝하여 상기 게이트 전극(4)의 표면 및 드레인 영역(7)의 표면 상에 형성된 실리사이드층(9)의 일부분이 노출되도록 콘택홀(12)을 형성한다.
이 때 상기 콘택홀(12)은 게이트 전극(4)의 표면 및 드레인 영역(7)에 접하는 PGI층(3)에 걸쳐서 형성되어 보더레스 콘택을 이룬다.
이 때 보더레스 콘택은 상기 드레인(7)과 PGI층(3), 실리사이드층(9)을 전기적으로 연결하는 콘택을 말하며, 상기 콘택홀(12)은 드레인(7)과 PGI층(3)에 오버랩되어 형성된다.
여기서 상기 콘택홀(12) 형성시 PGI층(3) 및 실리사이드층(9)에 손실이 발생된다.
그러나 상기와 같이 종래기술에 따른 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 보더레스 콘택을 형성하기 위한 질화막 식각시 실리사이드층의 손실이 발생한다.
둘째, 질화막과 실리콘 기판의 선택비가 없기 때문에 PGI층의 측벽 손실이 많게 된다.
셋째, PGI층과 실리사이드층의 손실로 인하여 접합 누설이 높게 나타난다.
넷째, 소스/드레인 형성 후 보더레스 콘택을 형성하기 위한 질화막을 증착하기 때문에 소스/드레인 디액티베이션(deactivation)이 발생할 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 측벽과 콘택을 형성하기 위한 절연층을 동시에 형성하므로써 실리사이드층과 기판의 손실을 감소시키는데 적당한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 제조 공정 단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 게이트산화막
23 : 소자 격리층 24 : 게이트전극
25 : LDD 26 : 제1 절연층
26a : 보호막 27 : 감광막
28 : 측벽 29 : 소스/드레인 영역
30 : 단결정 실리콘층 31 : 금속층
31a : 실리사이드층 32 : 제2 절연층
33 : 콘택홀
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 소자격리층에 의해 정의된 반도체 기판상의 활성영역상에 게이트전극을 형성하는 공정, 상기 게이트전극 및 소자 격리층을 포함한 반도체 기판 전면에 제1 절연층을 형성하는 공정, 상기 제1 절연층을 선택적으로 제거하여 상기 게이트전극 양측면의 측벽 및 소자격리층상의 보호막을 형성하는 공정, 상기 측벽 및 보호막을 제외한 반도체 기판 전면에 선택적 에피택셜 성장으로 단결정실리콘층을 형성하는 공정, 전면에 고융점 금속층을 증착하고 열처리하여 상기 게이트전극 상측면 그리고 단결정실리콘층상에 실리사이드층을 형성하는 공정, 전면에 제2 절연층을 증착하고 선택적으로 식각하여 상기 게이트전극상의 실리사이드층 그리고 실리사이드층 및 보호막의 일부가 노출되도록 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명에 따른 반도체 소자의 제조 방법을 첨부도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 공정 단면도이다.
즉 소자격리층(23)에 의해 정의된 반도체 기판(21)상의 활성영역상에 게이트전극(24)을 형성하는 공정, 상기 게이트전극(24) 및 소자 격리층(23)을 포함한 반도체 기판(21) 전면에 제1 절연층(26)을 형성하는 공정, 상기 제1 절연층(26)을 선택적으로 제거하여 상기 게이트전극(24) 양측면의 측벽(28) 및 소자격리층(23)상의 보호막(26a)을 형성하는 공정, 상기 측벽(28) 및 보호막(26a)을 제외한 반도체 기판(21) 전면에 선택적 에피택셜 성장으로 단결정실리콘층(30)을 형성하는 공정, 전면에 고융점 금속층을 증착하고 열처리하여 상기 게이트전극(24) 상측면 그리고 단결정실리콘층(30)상에 실리사이드층(32)을 형성하는 공정, 전면에 제2 절연층(33)을 증착하고 선택적으로 식각하여 상기 게이트전극(24)상의 실리사이드층(32) 그리고 실리사이드층(32) 및 보호막(26a)의 일부가 노출되도록 콘택홀(34)을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
상기와 같이 구성된 반도체 소자의 제조 방법을 설명하면, 도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 산화막(22)을 형성한 후 상기 반도체 기판(21) 및 게이트 산화막(22)의 일정 영역을 식각하여 소자격리층(23)을 형성한다.
여기서 상기 소자격리층(23)은 PGI층을 이용한다.
이어 상기 게이트 산화막(22) 상에 폴리실리콘층을 형성하고 상기 폴리실리콘층 상에 감광막을 도포한 후 노광 및 현상공정으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 하여 폴리실리콘층, 게이트 산화막 (22)을 선택적으로 식각하여 게이트전극(24)을 형성한다.
도 2b에 도시된 바와 같이, 상기 게이트 전극(24)을 마스크로 이용한 불순물 이온 주입으로 상기 게이트전극 양측의 반도체 기판(21) 표면 내에 저농도 LDD 영역(25)을 형성한다.
이어 상기 게이트 전극(24)을 포함한 반도체 기판(21) 전면에 측벽 형성용 질화막(26)을 증착한 후 상기 소자격리층(23) 상에만 감광막(27)이 위치하도록 한다.
도 2c에 도시된 바와 같이, 상기 질화막(26)을 전면 식각하여 상기 게이트 전극(24) 양측면에 접하는 게이트 측벽(28)을 형성한다.
이 때 상기 감광막(27)은 소자격리층(23) 상에 식각되지 않은 질화막(26a)이 형성되고, 상기 질화막(26a)은 후공정에서 보호막으로 이용된다.
이어 상기 게이트 전극(24) 및 게이트 측벽(28)을 마스크로 하여 게이트 측벽(28) 양측의 반도체 기판(21) 표면내에 소스/드레인(29)을 형성한다.
도 2d에 도시된 바와 같이, 상기 감광막(27)을 제거하여 노출된 상기 반도체 기판(21)의 표면에 SEG공정을 이용하여 단결정 실리콘층(30)을 형성한다.
이어 상기 단결정 실리콘층(30) 및 게이트 전극(24)의 표면에 고융점 금속층 (31)을 형성한다.
도 2e에 도시된 바와 같이, 상기 금속층(31)이 증착된 구조 전면에 고온 열처리를 실시하여 단결정 실리콘층(30),반도체 기판(21) 표면 및 게이트 전극(24)의 표면에 접하는 금속 실리사이드층(32)을 형성한다.
이어 상기 게이트 측벽(28) 및 소자격리층(23)상의 질화막(26a)에 존재하는 미반응 금속층을 제거하고 상기 살리사이드층(32)이 형성된 반도체 기판(21) 전면에 ILD막 (33)을 증착한 후 선택적으로 패터닝하여 콘택홀(34)을 형성한다.
이 때 상기 콘택홀(34)은 상기 게이트 전극(24)의 표면 및 드레인 영역(29)의 표면상의 실리사이드층(32)과 질화막(26a)의 일부분에 걸쳐서 형성된다.
여기서 상기 SEG공정에 의해 형성된 단결정 실리콘층(30)이 콘택홀 식각시 보호막 역할을 하기 때문에 실리사이드층과 격리층의 손실없이 보더레스 콘택이 형성된다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법은 절연층을 이용하여 SEG를 방지하므로 접합 누설이 감소되고, 소스/드레인 형성 후 콘택홀을 형성하기 위한 질화막을 증착할 필요가 없으므로 공정을 단순화할 수 있다.
또한 콘택홀 식각시 실리사이드층 및 소자격리층의 측벽 손실을 방지할 수 있고, 측벽과 보더레스 콘택을 형성할 때 절연물질의 오버에치시 액티브영역과 필드영역의 손실을 줄일 수 있는 효과가 있다.

Claims (4)

  1. 소자격리층에 의해 정의된 반도체 기판상의 활성영역상에 게이트전극을 형성하는 공정,
    상기 게이트전극 및 소자 격리층을 포함한 반도체 기판 전면에 제1 절연층을 형성하는 공정,
    상기 제1 절연층을 선택적으로 제거하여 상기 게이트전극 양측면의 측벽 및 소자격리층상의 보호막을 형성하는 공정,
    상기 측벽 및 보호막을 제외한 반도체 기판 전면에 선택적 에피택셜 성장으로 단결정실리콘층을 형성하는 공정,
    전면에 고융점 금속층을 증착하고 열처리하여 상기 게이트전극 상측면 그리고 단결정실리콘층상에 실리사이드층을 형성하는 공정,
    전면에 제2 절연층을 증착하고 선택적으로 식각하여 상기 게이트전극상의 실리사이드층 그리고 실리사이드층 및 보호막의 일부가 노출되도록 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 절연층은 CVD 질화막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 보호막은 소자격리층상의 일부에 남도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 실리사이드층 및 보호막을 콘택 식각 스톱층으로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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