KR20010047317A - 반도체메모리의 실리사이드 형성방법 - Google Patents
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- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 34
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 239000007769 metal material Substances 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체메모리의 실리사이드 형성방법에 관한 것으로, 종래에는 메모리셀 영역의 게이트전극으로 폴리실리콘이 적용됨에 따라 저항값이 커서 메모리의 구동전압 및 구동속도에 불리한 문제점이 있었다. 따라서, 본 발명은 메모리셀 영역 및 주변회로 영역이 정의된 반도체기판 상에 게이트산화막과 폴리실리콘을 형성한 다음 금속물질을 증착하고, 열처리하여 제1실리사이드층을 형성하는 공정과; 상기 제1실리사이드층 상부에 캡절연막을 형성한 다음 제1감광막 패턴을 통해 패터닝하여 게이트를 형성하고, 불순물 이온주입을 실시하여 소스/드레인을 형성하는 공정과; 상기 제1감광막 패턴을 제거하고, 상부전면에 절연막을 형성한 다음 상기 메모리셀 영역의 절연막 상에 선택적으로 제2감광막 패턴을 형성하여 마스킹하고, 주변회로 영역의 절연막을 선택적으로 식각하여 게이트 측벽을 형성한 다음 불순물 이온주입을 실시하여 저농도영역을 형성하는 공정과; 상기 제2감광막 패턴을 제거한 다음 상부전면에 금속물질을 증착하고, 열처리하여 상기 주변회로 영역의 소스/드레인 상에 제2실리사이드층을 형성한 다음 미반응 금속물질을 제거하는 공정으로 이루어지는 반도체메모리의 실리사이드 형성방법을 제공하여 메모리셀 영역의 게이트전극으로 단순한 공정을 통해 실리사이드를 형성하여 저항값을 낯출수 있으므로, 메모리의 구동전압 및 구동속도에 유리한 효과가 있다.
Description
본 발명은 반도체메모리의 실리사이드 형성방법에 관한 것으로, 특히 메모리셀 영역과 주변회로 영역에 선택적으로 실리사이드를 형성하여 특성을 향상시키기에 적당하도록 한 반도체메모리의 실리사이드 형성방법에 관한 것이다.
종래 반도체메모리의 실리사이드 형성방법을 첨부한 도1a 내지 도1d의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 메모리셀 영역과 주변회로 영역이 정의된 반도체기판(1) 상에 격리영역(2) 및 웰(3)을 형성한 다음 상부전면에 순차적으로 게이트산화막(4) 및 게이트전극(5)을 형성하고, 감광막(PR1) 패턴을 통해 패터닝하여 게이트를 형성한 다음 불순물 이온주입을 실시하여 게이트가 형성되지 않은 반도체기판(1) 상의 액티브영역 내에 소스/드레인(6)을 형성한다. 이때, 게이트전극(5)으로는 통상적으로 도핑된 폴리실리콘이 적용된다.
그리고, 도1b에 도시한 바와같이 상기 감광막(PR1) 패턴을 제거한 다음 상부전면에 절연막(7)을 증착한다.
그리고, 도1c에 도시한 바와같이 상기 메모리셀 영역의 절연막(7) 상부에 선택적으로 감광막(PR2) 패턴을 형성하여 마스킹한 다음 주변회로 영역의 절연막(7)을 선택적으로 식각하여 게이트 측벽(8)을 형성하고, 불순물 이온주입을 실시하여 주변회로 영역의 소스/드레인(6) 하부에 저농도영역(9)을 형성한다.
그리고, 도1d에 도시한 바와같이 상기 감광막(PR2) 패턴을 제거한 다음 상부전면에 금속물질로 예를 들어 코발트를 증착하고, 열처리하여 실리사이드층(10)을 형성한 다음 반응되지 않은 코발트를 제거한다. 이때, 실리사이드층은(10)은 금속물질의 열처리에 의해 실리콘과는 반응하여 실리사이드가 형성되고, 절연막과는 반응이 이루어지지 않아 금속물질이 잔류하는 자기정렬 특성을 이용하여 형성하는 것으로, 이와 같은 공정을 살리사이드(self-aligned silicide : SALICIDE)라 한다.
그러나, 상기한 바와같은 종래 반도체메모리의 실리사이드 형성방법은 메모리셀 영역의 게이트전극으로 폴리실리콘이 적용됨에 따라 저항값이 크기 때문에 메모리의 구동전압이 높아지고, 구동속도가 저하되는 등 반도체메모리의 특성이 저하되는 문제점이 있으며, 이를 방지하기 위해 게이트전극으로 금속물질을 적용하게 되면 공정이 복잡하고, 제어가 어려워 반도체메모리의 비용상승 및 수율감소등의 원인이 되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 메모리셀 영역의 게이트전극으로 주변회로 영역에 적용되는 실리사이드를 적용하여 공정이 단순하면서도 메모리셀 영역의 게이트전극 저항값을 최소화할 수 있는 반도체메모리의 실리사이드 형성방법을 제공하는데 있다.
도1a 내지 도1d는 종래 반도체메모리의 실리사이드 형성방법을 보인 수순단면도.
도2a 내지 도2d는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
11:반도체기판 12:격리영역
13:웰 14:게이트산화막
15:게이트전극 16,22:실리사이드층
17:캡절연막 18:소스/드레인
19:절연막 20:게이트 측벽
21:저농도영역
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체메모리의 실리사이드 형성방법은 메모리셀 영역 및 주변회로 영역이 정의된 반도체기판 상에 게이트산화막과 폴리실리콘을 형성한 다음 금속물질을 증착하고, 열처리하여 제1실리사이드층을 형성하는 공정과; 상기 제1실리사이드층 상부에 캡절연막을 형성한 다음 제1감광막 패턴을 통해 패터닝하여 게이트를 형성하고, 불순물 이온주입을 실시하여 소스/드레인을 형성하는 공정과; 상기 제1감광막 패턴을 제거하고, 상부전면에 절연막을 형성한 다음 상기 메모리셀 영역의 절연막 상에 선택적으로 제2감광막 패턴을 형성하여 마스킹하고, 주변회로 영역의 절연막을 선택적으로 식각하여 게이트 측벽을 형성한 다음 불순물 이온주입을 실시하여 저농도영역을 형성하는 공정과; 상기 제2감광막 패턴을 제거한 다음 상부전면에 금속물질을 증착하고, 열처리하여 상기 주변회로 영역의 소스/드레인 상에 제2실리사이드층을 형성한 다음 미반응 금속물질을 제거하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 실리사이드 형성방법을 도2a 내지 도2d의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 메모리셀 영역과 주변회로 영역이 정의된 반도체기판(11) 상에 격리영역(12)과 웰(13)을 형성하고, 상부전면에 순차적으로 게이트산화막(14)과 게이트전극(15)을 형성한 다음 게이트전극(15) 상부에 금속물질로 예를 들어 코발트를 증착하고, 열처리하여 실리사이드층(16)을 형성한 다음 실리사이드층(16) 상부에 캡절연막(17)을 증착한다. 이때, 게이트전극(15)은 종래와 동일하게 도핑된 폴리실리콘을 적용하는 것이 바람직하다.
그리고, 도2b에 도시한 바와같이 상기 캡절연막(17) 상에 감광막 패턴(미도시)을 형성하여 패터닝함으로써, 게이트를 형성한 다음 불순물 이온주입을 실시하여 게이트가 형성되지 않은 반도체기판(11) 상의 액티브영역 내에 소스/드레인(18)을 형성하고, 상부전면에 절연막(19)을 증착한다.
그리고, 도2c에 도시한 바와같이 상기 메모리셀 영역의 절연막(19) 상에 감광막(PR11) 패턴을 형성하여 마스킹한 다음 주변회로 영역의 절연막(19)을 선택적으로 식각하여 게이트 측벽(20)을 형성하고, 불순물 이온주입을 실시하여 주변회로 영역의 소스/드레인(18) 하부에 저농도영역(21)을 형성한다.
그리고, 도2d에 도시한 바와같이 상기 감광막(PR11) 패턴을 제거한 다음 상부전면에 금속물질로 예를 들어 코발트를 증착하고, 열처리하여 실리사이드층(22)을 형성한 다음 반응되지 않은 코발트를 제거한다.
상기한 바와같은 본 발명에 의한 반도체소자의 실리사이드 형성방법은 메모리셀 영역의 게이트전극으로 단순한 공정을 통해 실리사이드를 형성하여 저항값을 낯출수 있으므로, 메모리의 구동전압이 낮아지고, 구동속도가 향상되는 등 반도체메모리의 특성을 향상시킬 수 있는 효과가 있다.
Claims (2)
- 메모리셀 영역 및 주변회로 영역이 정의된 반도체기판 상에 게이트산화막과 폴리실리콘을 형성한 다음 금속물질을 증착하고, 열처리하여 제1실리사이드층을 형성하는 공정과; 상기 제1실리사이드층 상부에 캡절연막을 형성한 다음 제1감광막 패턴을 통해 패터닝하여 게이트를 형성하고, 불순물 이온주입을 실시하여 소스/드레인을 형성하는 공정과; 상기 제1감광막 패턴을 제거하고, 상부전면에 절연막을 형성한 다음 상기 메모리셀 영역의 절연막 상에 선택적으로 제2감광막 패턴을 형성하여 마스킹하고, 주변회로 영역의 절연막을 선택적으로 식각하여 게이트 측벽을 형성한 다음 불순물 이온주입을 실시하여 저농도영역을 형성하는 공정과; 상기 제2감광막 패턴을 제거한 다음 상부전면에 금속물질을 증착하고, 열처리하여 상기 주변회로 영역의 소스/드레인 상에 제2실리사이드층을 형성한 다음 미반응 금속물질을 제거하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체메모리의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 제1,제2실리사이드층은 금속물질로 코발트를 적용하여 형성하는 것을 특징으로 하는 반도체메모리의 실리사이드 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990051486A KR100567050B1 (ko) | 1999-11-19 | 1999-11-19 | 반도체메모리의 실리사이드 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990051486A KR100567050B1 (ko) | 1999-11-19 | 1999-11-19 | 반도체메모리의 실리사이드 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010047317A true KR20010047317A (ko) | 2001-06-15 |
| KR100567050B1 KR100567050B1 (ko) | 2006-04-04 |
Family
ID=19620816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990051486A KR100567050B1 (ko) | 1999-11-19 | 1999-11-19 | 반도체메모리의 실리사이드 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100567050B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100600681B1 (ko) * | 2001-08-10 | 2006-07-13 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100249159B1 (ko) * | 1997-09-26 | 2000-03-15 | 김영환 | 반도체 소자의 제조방법 |
| JPH11111974A (ja) * | 1997-09-30 | 1999-04-23 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH11162984A (ja) * | 1997-11-28 | 1999-06-18 | Sony Corp | 半導体装置およびその製造方法 |
| KR19990060867A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 스텍 게이트 형성 방법 |
-
1999
- 1999-11-19 KR KR1019990051486A patent/KR100567050B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100600681B1 (ko) * | 2001-08-10 | 2006-07-13 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100567050B1 (ko) | 2006-04-04 |
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