JPS6149470A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6149470A JPS6149470A JP17186984A JP17186984A JPS6149470A JP S6149470 A JPS6149470 A JP S6149470A JP 17186984 A JP17186984 A JP 17186984A JP 17186984 A JP17186984 A JP 17186984A JP S6149470 A JPS6149470 A JP S6149470A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高耐圧半導体装置に関する。
従来例の構成とその問題点
従来、半導体集積回路内に集積化されるトランジスタは
シリコンエピタキシャル層によって形成されるコレクタ
層の内に作られている。
シリコンエピタキシャル層によって形成されるコレクタ
層の内に作られている。
第１図は、集積化されたトランジスタの構造断面図を示
す。この構造のトランジスタは、ｐ形シリコン基板１に
ｎ型のコレクタ埋め込み層２を形成し、このｐ型シリコ
ン基板１上に低不純物濃度でかつ一定濃度のｎ型エピタ
キシャル層３を成長させ、この後、ｎ型エピタキシャル
層３を貫通し、ｐ型基板１まで達するｐ型分離層４を形
成して、ｎ型エピタキシャル層をコレクタ領域となる島
領域５に分離し、この島領域５の中にｎｐｎ型トランジ
スタのベース領域６およびエミッタ領域７を形成し、さ
らに各領域に電極８を形成することにより形成される。
す。この構造のトランジスタは、ｐ形シリコン基板１に
ｎ型のコレクタ埋め込み層２を形成し、このｐ型シリコ
ン基板１上に低不純物濃度でかつ一定濃度のｎ型エピタ
キシャル層３を成長させ、この後、ｎ型エピタキシャル
層３を貫通し、ｐ型基板１まで達するｐ型分離層４を形
成して、ｎ型エピタキシャル層をコレクタ領域となる島
領域５に分離し、この島領域５の中にｎｐｎ型トランジ
スタのベース領域６およびエミッタ領域７を形成し、さ
らに各領域に電極８を形成することにより形成される。
なお９はコレクタコンタクトを取るだめのｎ型拡散層、
１０は酸化シリコン膜である。
１０は酸化シリコン膜である。
ところで図示しだ従来の構造のトランジスタでは、ベー
ス、エミッタ間耐圧を上げるため、エピタキシャル層を
低不純物濃度にし、かつ厚くしている。
ス、エミッタ間耐圧を上げるため、エピタキシャル層を
低不純物濃度にし、かつ厚くしている。
る必要からトランジスタのマスクパターンが大きくなる
問題を生じる。
問題を生じる。
発明の目的
本発明は、上記の不都合を排除することができる半導体
集積回路、すなわちエピタキシャル層を厚くせずに高耐
圧化可能な半導体装置を提供するものである。
集積回路、すなわちエピタキシャル層を厚くせずに高耐
圧化可能な半導体装置を提供するものである。
発明の構成
本発明の半導体装置は、−導電型半導体基板上に、逆導
電型の高抵抗半導体層が形成され、その上に前記高抵抗
半導体層と同導電型の低抵抗半導体層が形成され、この
低抵抗半導体層中にベース領域およびエミッタ領域が作
り込まれた構造のものである。
電型の高抵抗半導体層が形成され、その上に前記高抵抗
半導体層と同導電型の低抵抗半導体層が形成され、この
低抵抗半導体層中にベース領域およびエミッタ領域が作
り込まれた構造のものである。
この構造によれば、ベース、コレクタ接合近傍のコレク
タエピタキシャル層の不純物濃度が高いだめに、なだれ
増倍を押さえることができ、ベース、エミッタ間耐圧を
上げることが可能である。
タエピタキシャル層の不純物濃度が高いだめに、なだれ
増倍を押さえることができ、ベース、エミッタ間耐圧を
上げることが可能である。
実施例の説明
本発明の半導体装置の一実施例を第２図を参照して説明
する。
する。
１ずｐ型のシリコン基板１１の中に酸化シリコン膜（図
示せず）をマスクとして砒素（Ａｓ）あるいはアンチモ
ンをスピンオン法やカプセル法により選択的にドープし
てｎ型のコレクタ埋込層１２を形成する。酸化シリコン
膜を全て除去した後、ｐ型シリコン基板１１上にｎ型の
高抵抗エピタキシャル層（比抵抗５〜２０Ω冗ｍ、厚さ
５〜６０μｍ）１３と、ｎ型の低抵抗エピタキシャル層
（比抵抗０．６〜２Ω・Ｃｍ ＋厚さ２〜５μｍ）２１
を連続して成長させる。
示せず）をマスクとして砒素（Ａｓ）あるいはアンチモ
ンをスピンオン法やカプセル法により選択的にドープし
てｎ型のコレクタ埋込層１２を形成する。酸化シリコン
膜を全て除去した後、ｐ型シリコン基板１１上にｎ型の
高抵抗エピタキシャル層（比抵抗５〜２０Ω冗ｍ、厚さ
５〜６０μｍ）１３と、ｎ型の低抵抗エピタキシャル層
（比抵抗０．６〜２Ω・Ｃｍ ＋厚さ２〜５μｍ）２１
を連続して成長させる。
この後、表面に酸化シリコン膜２０を形成し、これをマ
スクにしてｎ型のコレクタ埋込層１２を包囲する領域に
、ボロン（Ｂ） ｆｆｉ選択的にドープしてｐ型分離層
１４を作り込み、島領域１６を形成する。
スクにしてｎ型のコレクタ埋込層１２を包囲する領域に
、ボロン（Ｂ） ｆｆｉ選択的にドープしてｐ型分離層
１４を作り込み、島領域１６を形成する。
次に、島領域１６の中にボロン（Ｂ） ｋ熱拡散法で選
択的に拡散させ、ベース領域１６を低抵抗エピタキシャ
ル層２１中に形成する。
択的に拡散させ、ベース領域１６を低抵抗エピタキシャ
ル層２１中に形成する。
この後、ベース領域１６内と島領域１６内とにリンＣＰ
）’ｒ熱拡散法により選択的に拡散させ、エミッタ領域
１７とコレクタオーミックコンタクト層１９とを形成す
る。しかるのち、エミッタ領域１７、ベース領域１６お
よびコレクタオーミックコンタクト層１９の上の酸化シ
リコン膜を選択的に除き、電極を形成するためコンタク
ト部を露出させ、これらの部分に高純度のアルミニウム
（Ａｆｉ）を用いて電極１８を形成することによりトラ
ンジスタが形成される。
）’ｒ熱拡散法により選択的に拡散させ、エミッタ領域
１７とコレクタオーミックコンタクト層１９とを形成す
る。しかるのち、エミッタ領域１７、ベース領域１６お
よびコレクタオーミックコンタクト層１９の上の酸化シ
リコン膜を選択的に除き、電極を形成するためコンタク
ト部を露出させ、これらの部分に高純度のアルミニウム
（Ａｆｉ）を用いて電極１８を形成することによりトラ
ンジスタが形成される。
発明の詳細
な説明したように本発明の半導体集積回路では、トラン
ジスタのベースコレクタ接合近傍のコレクタ不純物濃度
が従来のものより高く、なだれ増倍を押さえることがで
き、ベースエミッタ間耐圧を上げることができる。！だ
、エピタキシャル層表面近傍におけるチャンネル効果に
よる表面リーク等を防ぐことができる。
ジスタのベースコレクタ接合近傍のコレクタ不純物濃度
が従来のものより高く、なだれ増倍を押さえることがで
き、ベースエミッタ間耐圧を上げることができる。！だ
、エピタキシャル層表面近傍におけるチャンネル効果に
よる表面リーク等を防ぐことができる。
第１図は従来例のトランジスタの断面構造図、第２図は
本発明のトランジスタの断面構造図を示す図である。 １つ・・・・・ｐ型シリコン基板、１２・・・・・ｎ型
コレクタ埋込層、１３・・・・・・ｎ型高抵抗シリコン
エピタキシャル層、１４・・・・・・ｐ型分離層、１５
・・・・・・島領域（コレクタ領域）、１６・・・・・
・ベース領域、１７・・・・・エミッタ領域、１８・・
・・・・電極、１９・・・・・ｎ型コレクタオーミック
コンタクト層、２０・・・・・・酸化シリコン膜、２１
・・・ｎ型低抵抗シリコンエピタキシャル層。
本発明のトランジスタの断面構造図を示す図である。 １つ・・・・・ｐ型シリコン基板、１２・・・・・ｎ型
コレクタ埋込層、１３・・・・・・ｎ型高抵抗シリコン
エピタキシャル層、１４・・・・・・ｐ型分離層、１５
・・・・・・島領域（コレクタ領域）、１６・・・・・
・ベース領域、１７・・・・・エミッタ領域、１８・・
・・・・電極、１９・・・・・ｎ型コレクタオーミック
コンタクト層、２０・・・・・・酸化シリコン膜、２１
・・・ｎ型低抵抗シリコンエピタキシャル層。
Claims (1)
- 一導電型半導体基板上に、逆導電型の高抵抗半導体層が
形成され、その上に前記高抵抗半導体層と同導電型の低
抵抗半導体層が形成され、この低抵抗半導体層中にトラ
ンジスタのベース領域およびエミッタ領域が作り込まれ
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17186984A JPS6149470A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17186984A JPS6149470A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149470A true JPS6149470A (ja) | 1986-03-11 |
Family
ID=15931295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17186984A Pending JPS6149470A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149470A (ja) |
-
1984
- 1984-08-17 JP JP17186984A patent/JPS6149470A/ja active Pending
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