KR100816702B1 - 반도체 장치 - Google Patents

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히로아키 시시도
마사토 미카와
고스케 오시마
마사히로 구리야마
미즈에 기타다
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신덴겐코교 가부시키가이샤
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Abstract

파괴내량이 높은 반도체 장치를 제공한다. 동일 베이스 확산 영역 (17a) 저면에 위치하는 매립 영역 (44a) 상호간의 거리 (Wm1) 보다, 상이한 베이스 확산 영역 (17a) 저면에 위치하고, 서로 대면하는 매립 영역 (44a) 사이의 거리 (Wm2) 를 작게 한다 (Wm1>Wm2). 베이스 확산 영역 (17a) 저면 아래에서 애벌런취 항복이 발생하고, 베이스 확산 영역 (17a) 의 소스 확산 영역 (21) 바로 아래의 고저항 부분에는 애벌런취 전류가 흐르지 않기 때문에, 파괴내량이 높다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치를 고내압화하는 기술에 관한 것으로, 특히, 고내압화와 함께 파괴내량을 향상시키는 기술에 관한 것이다.
파워 반도체 장치의 기술 분야에서는, 고내압화의 유력 수단으로서 리서프 (resurf) 구조의 소자가 연구되고 있다.
도 37 의 부호 101 은 종래 기술의 반도체 장치이고, 저항치가 작은 N 형 기판 (111) 상에 저항치가 큰 N 형의 저항층 (112) 이 에피택셜 성장에 의해 형성되어 있다.
저항층 (112) 의 내부 표면에는, P 형이며 가늘고 긴 형상의 베이스 확산 영역 (117) 이 복수개 형성되어 있고, 각 베이스 확산 영역 (117) 내부 표면의 폭 방향 중앙 위치에는, 표면 농도가 베이스 확산 영역 (117) 보다 높은, P 형이며 가늘고 긴 오믹 확산 영역 (120) 이 배치되어 있다.
또한, 베이스 확산 영역 (117) 의 내부 표면의 오믹 확산 영역 (120) 의 양측 위치에는, 오믹 확산 영역 (120) 과 평행하게 N 형이며 가늘고 긴 소스 확산 영역 (121) 이 배치되어 있다.
베이스 확산 영역 (117) 내부 표면 중, 소스 확산 영역 (121) 의 외주와 베 이스 확산 영역 (117) 의 외주 사이의 부분은 채널 영역 (122) 이고, 그 위에는, 게이트 절연막 (134) 과 게이트 전극막 (136) 이 이 순서로 배치되어 있다.
게이트 전극막 (136) 상에는 층간 절연막 (137) 이 배치되어 있고, 그 층간 절연막 (137) 상에는, 소스 확산 영역 (121) 과 오믹 확산 영역 (120) 과 접촉한 소스 전극막 (138) 이 배치되어 있다. 소스 전극막 (138) 은, 층간 절연막 (137) 에 의해서 게이트 전극막 (136) 과는 분리되어 있다.
따라서, 소스 전극막 (138) 은 게이트 전극막 (136) 과는 절연되면서, 소스 확산 영역 (121) 과는 전기적으로 접속되고, 베이스 확산 영역 (117) 에는, 오믹 확산 영역 (120) 을 통하여 전기적으로 접속되어 있다. 소스 전극막 (138) 의 표면에는 보호막 (139) 이 형성되어 있다.
기판 (111) 의 이측(裏側) 표면에는 드레인 전극막 (130) 이 형성되어 있다. 소스 전극막 (138) 을 접지시켜, 드레인 전극막 (130) 에 정전압을 인가한 상태에서 게이트 전극막 (136) 에 임계치 전압 이상의 전압을 인가하면, 채널 영역 (122) 이 N 형으로 반전하고, 그 반전층에 의해서 소스 확산 영역 (121) 과 저항층 (112) 이 접속된다. 이 상태는 도통 상태이고, 드레인 전극막 (130) 으로부터 소스 전극막 (138) 을 향하여 전류가 흐른다.
그 상태로부터 게이트 전극막 (136) 이 소스 전극막 (138) 과 동일한 전위로 되면, 반전층은 소멸한다. 그 결과, 전류는 흐르지 않게 되고, 차단 상태가 된다.
베이스 확산 영역 (117) 의 저부에는, P 형의 매립 영역 (146) 이 베이스 확 산 영역 (117) 과 접하여 배치되어 있다. 차단 상태에서는, 베이스 확산 영역 (117) 과 매립 영역 (146) 으로 구성되는 P 형 영역과, 저항층 (112) 으로 구성되는 N 형 영역 사이의 PN 접합이 역바이어스되고, 베이스 확산 영역 (117) 과 매립 영역 (146) 의 양방으로부터, P 형 영역과 N 형 영역의 양방으로 공핍층이 크게 확산된다.
매립 영역 (146) 은 가늘고 긴 확산 영역 (117) 이 신장하는 방향을 따른 가늘고 긴 영역이고, 각 베이스 확산 영역 (117) 의 폭 방향의 중앙 위치에 1 개씩 배치되어 있다.
각 베이스 확산 영역 (117) 은 서로 평행하게 배치되어 있고, 매립 영역 (146) 상호간도 서로 평행으로 되어 있다. 각 매립 영역 (146) 으로부터 횡 방향으로 확산된 공핍층끼리는 인접하는 매립 영역 (146) 의 중앙 위치에서 접촉하면, 매립 영역 (146) 의 사이에 끼인 부분의 저항층 (112) 은 공핍층으로 채워진다.
저항층 (112) 의 매립 영역 (146) 의 사이에 끼인 부분에 포함되는 N 형의 불순물량과, 매립 영역 (146) 에 포함되는 P 형의 불순물량이 동일해지도록 설정되어 있는 경우, 저항층 (112) 의 매립 영역 (146) 의 사이에 끼인 부분이 공핍층으로 채워졌을 때에는, 마침 매립 영역 (146) 의 내부도 공핍층으로 채워진 상태가 된다.
이 상태에서는 베이스 확산 영역 (117) 의 저면으로부터 매립 영역 (146) 의하단까지의 사이가 공핍층으로 채워져 있고, 그 공핍층의 저면은 평면이 되므로, 마치 플래너 접합으로부터 공핍층이 확산된 것처럼 되어, 내압이 높아진다는 이점이 있다. 이러한 공핍층을 형성하는 불순물량을 제공하는 확산 구조는 리서프 구조라고 불린다.
그러나, 상술한 리서프 구조를 가지는 반도체 소자에 큰 역바이어스가 인가된 경우, 베이스 확산 영역 (117) 의 바로 아래 위치에서 애벌런취 항복이 생기는지, 베이스 확산 영역 (117) 과 베이스 확산 영역 (117) 사이의 하방 위치에서 애벌런취 항복이 생기는지가 결정되지 않는다.
베이스 확산 영역 (117) 의 바로 아래 위치에서 애벌런취 항복이 생긴 경우, 베이스 확산 영역 (117) 의 소스 확산 영역 (121) 보다 아래의 고저항 부분에 전류가 흘러, 기생 바이폴라 트랜지스터가 온되고, 고저항 부분이 파괴되는 경우가 있다.
특허문헌 1: 일본 공개특허공보 2003-101022호
특허문헌 2: 일본 공개특허공보 2003-86800호
발명의 개시
발명이 해결하고자 하는 과제
본 발명의 목적은, 고내압이며 파괴내량이 높은 반도체 장치를 제공하는 것에 있다.
과제를 해결하기 위한 수단
상기 과제를 해결하기 위해, 제 1 항에 기재된 발명은, 제 1 도전형의 저항층과, 상기 저항층 내부의 표면 부근에 형성되고, 서로 이간하여 위치하는 제 2 도전형의 복수의 베이스 확산 영역과, 상기 각 베이스 확산 영역의 가장자리보다 내측 영역의 상기 각 베이스 확산 영역 내부의 표면 부근에 각각 형성되고, 상기 각 베이스 확산 영역보다 얕은 제 1 도전형의 소스 확산 영역과, 상기 각 베이스 확산 영역의 가장자리 부근으로서, 상기 각 베이스 확산 영역의 가장자리와 상기 각 소스 확산 영역의 가장자리 사이의 채널 영역과, 적어도 상기 각 채널 영역 상에 위치하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극막과, 상기 각 베이스 확산 영역의 저면에 복수개씩 배치되고, 상기 각 베이스 확산 영역에 각각 접속된 복수의 제 2 도전형의 매립 영역을 구비하고, 인접하는 2 개 1 조의 베이스 확산 영역 중, 일방의 베이스 확산 영역의 폭 방향 중앙 위치로부터 타방의 베이스 확산 영역의 폭 방향 중앙 위치까지의 사이로서, 베이스 확산 영역의 깊이보다 깊고, 매립 영역의 저면보다 얕은 범위에서는, 제 1 도전형의 불순물량과 제 2 도전형의 불순물량이 동일하게 되고, 상기 매립 영역의 내부가 공핍층으로 채워지는 전압에서는 상기 매립 영역과 상기 저항층 사이의 PN 접합부는 애벌런취 항복을 일으키지 않도록 설정되고, 동일 상기 베이스 확산 영역의 저면에 인접하여 위치하는 상기 매립 영역 사이 부분의 상기 저항층의 폭 (Wm1) 은, 상이한 상기 베이스 확산 영역의 저면에 각각 위치하고 서로 인접하는 상기 매립 영역의 사이에 끼인 부분의 상기 저항층의 폭 (Wm2) 보다 크게 형성된 반도체 장치이다.
제 2 항에 기재된 발명은, 상기 각 베이스 확산 영역은 폭 방향에 수직인 길이 방향을 갖고, 상기 길이 방향이 서로 평행하게 배치되고, 상기 매립 영역은 상기 각 베이스 확산 영역의 길이 방향을 따라 서로 평행하게 배치된 제 1 항에 기재된 반도체 장치이다.
제 3 항에 기재된 발명은, 상기 각 매립 영역은 상기 저항층에 형성된 활성 홈과, 상기 활성 홈 내에 충전된 제 2 도전형의 반도체 재료를 갖는 제 1 항에 기재된 반도체 장치이다.
제 4 항에 기재된 발명은, 상기 각 매립 영역의 폭은 각각 동일한 제 2 항에 기재된 반도체 장치이다.
제 5 항에 기재된 발명은, 상기 각 매립 영역의 길이가 동일한 제 2 항에 기재된 반도체 장치이다.
제 6 항에 기재된 발명은, 상기 베이스 확산 영역을 둘러싸는 링 형상의 복수의 내압 홈과, 상기 내압 홈 내에 배치된 제 2 도전형의 반도체 재료를 갖는 제 1 항에 기재된 반도체 장치이다.
제 7 항에 기재된 발명은, 상기 소스 확산 영역과 상기 베이스 확산 영역에 전기적으로 접속된 소스 전극막을 갖는 제 1 항에 기재된 반도체 장치이다.
제 8 항에 기재된 발명은, 상기 저항층의 상기 베이스 확산 영역이 형성된 면과는 반대측의 면에는, 상기 저항층과 동일한 도전형이며 상기 저항층보다 고농도인 드레인층이 배치된 제 1 항에 기재된 반도체 장치이다.
제 9 항에 기재된 발명은, 상기 저항층의 상기 베이스 확산 영역이 형성된 면과는 반대측의 면에는, 상기 저항층과는 반대인 도전형의 콜렉터층이 배치된 제 1 항에 기재된 반도체 장치이다.
제 10 항에 기재된 발명은, 상기 저항층의 상기 베이스 확산 영역이 형성된 면과는 반대측의 면에는, 상기 저항층과 쇼트키 접합을 형성하는 쇼트키 전극막이 배치된 제 1 항에 기재된 반도체 장치이다.
제 11 항에 기재된 발명은, 상기 저항층의 상기 베이스 확산 영역이 형성된 측의 표면에, 상기 저항층과 전기적으로 접속되고, 상기 소스 전극막과는 절연된 드레인 전극막이 배치된 제 7 항에 기재된 반도체 장치이다.
본 발명은 상술한 바와 같이 구성되어 있고, 동일 베이스 확산 영역의 저면에 위치하는 복수의 매립 영역 중, 인접하는 매립 영역간 거리 (Wm1) 는, 이들 매립 영역의 사이에 끼인 저항층의 폭 (Wm1) 과 동일하고, 또한, 인접하는 베이스 확산 영역 저면에 위치하는 매립 영역끼리의 거리로서, 인접하는 매립 영역간 거리 (Wm2) 는, 그 매립 영역의 사이에 끼인 저항층의 폭 (Wm2) 과 동일하도록 구성할 수 있다. 거리 (Wm1) 는 거리 (Wm2) 보다 크게 형성되어 있고, 애벌런취 항복은, 베이스 확산 영역의 매립 영역와 매립 영역 사이 부분의 저면 아래에서 생긴다.
소스 확산 영역은, 베이스 확산 영역의 가장자리를 따라서 어느 일정한 거리를 갖고 배치되어 있고, 소스 확산 영역에 접속된 소스 전극막은, 베이스 확산 영역의 폭 방향 중앙 부근에서 베이스 확산 영역과 전기적으로 접속되어 있다.
따라서, 애벌런취 항복에 의해서 흐르는 애벌런취 전류는, 소스 확산 영역의 저면 하의 베이스 확산 영역의 고저항 부분을 지나지 않기 때문에, 높은 파괴내량이 얻어진다.
또, 베이스 확산 영역과 매립 영역을 가늘고 길게 형성한 경우, 매립 영역은 베이스 확산 영역의 길이 방향을 따라 평행하게 배치된다.
발명의 효과
고파괴내량의 반도체 소자가 얻어진다.
도 1(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (1) 이다.
도 2(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (2) 이다.
도 3(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (3) 이다.
도 4(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (4) 이다.
도 5(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (5) 이다.
도 6(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (6) 이다.
도 7(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (7) 이다.
도 8(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (8) 이다.
도 9(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (9) 이다.
도 10(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (1O) 이다.
도 11(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (11) 이다.
도 12(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (12) 이다.
도 13(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (13) 이다.
도 14(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (14) 이다.
도 15(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (15) 이다.
도 16(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (16) 이다.
도 17(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (17) 이다.
도 18(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (18) 이다.
도 19(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (19) 이다.
도 20(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (20) 이다.
도 21(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (21) 이다.
도 22(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (22) 이다.
도 23(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (23) 이다.
도 24(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (24) 이다.
도 25(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (25) 이다.
도 26(a),(b) 는 본 발명의 반도체 장치의 제조 공정을 설명하기 위한 도 (26) 이다.
도 27 은 본 발명의 제 1 예의 반도체 장치의 활성 영역 부분의 절단면도이다.
도 28 은 본 발명의 제 1 예의 반도체 장치의 내압 영역 부분의 절단면도이 다.
도 29 는 도 6(a),(b) 의 A-A 선 절단면도이다.
도 30 은 도 8(a),(b) 의 B-B 선 절단면도이다.
도 31 은 도 17(a),(b) 의 C-C 선 절단면도이다.
도 32 는 도 20(a),(b) 의 F-F 선 절단면도이다.
도 33 은 본 발명의 제 2 예의 반도체 장치를 설명하기 위한 단면도이다.
도 34 는 본 발명의 제 3 예의 반도체 장치를 설명하기 위한 단면도이다.
도 35 는 본 발명의 제 4 예의 반도체 장치를 설명하기 위한 단면도이다.
도 36 은 애벌런취 항복이 생기는 위치를 설명하기 위한 도면이다.
도 37 은 종래 기술의 반도체 장치를 설명하기 위한 단면도이다.
(부호의 설명)
11 : 반도체 지지층
15 : 저항층
17a : 베이스 확산 영역
21 : 소스 확산 영역
22 : 채널 영역
34 : 게이트 절연막
36 : 게이트 전극막
38 : 소스 전극막
40a : 반도체 재료
43a : 활성홈
44a : 매립 영역
Wm1, Wm2 : 저항층의 폭
발명을 실시하기 위한 최선의 형태
본 발명에서는, P 형과 N 형 중, 어느 일방을 제 1 도전형으로 하고, 타방을 제 2 도전형으로서 설명한다. 제 1 도전형이 N 형인 경우, 제 2 도전형은 P 형이고, 그것과는 반대로 제 1 도전형이 P 형인 경우에는 제 2 도전형은 N 형이 된다.
또한, 하기 실시예에서는 반도체 기판이나 반도체층은 규소 단결정이지만, 다른 반도체 재료의 결정이어도 된다.
본 발명의 반도체 장치의 구조를 설명한다. 도 27, 도 28 의 부호 1 은, 본 발명의 제 1 예의 반도체 장치를 나타내고 있다.
이 반도체 장치 (1) 는, 제 1 도전형의 반도체 지지층 (11) 을 갖고 있다. 본 발명의 반도체 장치 (1) 는 1 장의 웨이퍼 중에서 복수가 제조되는데, 먼저, 웨이퍼 상태에서 반도체 지지층 (11) 의 표면에 에피택셜 성장되고, 그것에 의해 제 1 도전형의 성장층 (12) 이 형성된다.
이하, 1 개의 반도체 장치의 내부 구조를 설명한다.
성장층 (12) 중, 그 내부 표면으로서, 반도체 장치 (1) 의 중앙 위치에는, 성장층 (12) 보다 고농도인 제 1 도전형의 도전층 (14) 이 형성되어 있고, 성장층 (12) 과 도전층 (14) 에 의해 MOS 트랜지스터의 드레인인 저항층 (15) 이 구성되어 있다. 본 발명에는 도전층 (14) 을 갖지 않는 반도체 장치도 포함되지만, 그 경우, 성장층 (12) 에 의해서 저항층 (15) 이 구성된다.
저항층 (15) 내부의 표면 부근에는, 제 2 도전형의 베이스 확산 영역 (17a) 이 복수개 소정 간격으로 형성되어 있다. 모든 베이스 확산 영역 (17a) 의 깊이는 동일하고, 여기에서는 도전층 (14) 의 깊이보다 얕게 되어 있다. 단, 도전층 (14) 의 깊이가 베이스 확산 영역 (17a) 보다 얕은 반도체 장치도 본 발명에 포함된다.
각 베이스 확산 영역 (17a) 내부의 표면 부근에는, 제 1 도전형의 소스 확산 영역 (21) 과, 베이스 확산 영역 (17a) 보다 표면 농도가 높은 제 2 도전형의 오믹 확산 영역 (20) 이 배치되어 있다.
베이스 확산 영역 (17a) 의 평면 형상과 소스 확산 영역 (21) 의 평면 형상과 오믹 확산 영역 (20) 의 평면 형상은 각각 직사각형 등의 가늘고 길게 형성되어 있고, 1 개의 베이스 확산 영역 (17a) 의 내부에는 1 또는 2 개의 소스 확산 영역 (21) 이, 그 장변이 베이스 확산 영역 (17a) 의 길이 방향을 따라 배치되어 있다.
또한, 오믹 확산 영역 (20) 은, 각 베이스 확산 영역 (17a) 의 폭 방향 중앙 위치에, 그 장변이 베이스 확산 영역 (17a) 의 길이 방향을 따라 배치되어 있다.
소스 확산 영역 (21) 과 오믹 확산 영역 (20) 의 폭과 길이는 베이스 확산 영역 (17a) 의 폭과 길이보다 작게 되어 있고, 또한, 소스 확산 영역 (21) 과 오믹 확산 영역 (20) 은 베이스 확산 영역 (17a) 보다 얕어, 소스 확산 영역 (21) 과 오 믹 확산 영역 (20) 은, 베이스 확산 영역 (17a) 으로부터는 튀어나오지 않도록 배치되어 있다.
소스 확산 영역 (21) 과 베이스 확산 영역 (17a) 은 반대의 도전형이기 때문에 소스 확산 영역 (21) 과 베이스 확산 영역 (17a) 사이에는 pn 접합이 형성되고, 오믹 확산 영역 (20) 과 베이스 확산 영역 (17a) 은 동일한 도전형이므로, 오믹 확산 영역 (20) 과 베이스 확산 영역 (17a) 은 서로 전기적으로 접속되어 있다.
소스 확산 영역 (21) 은, 베이스 확산 영역 (17a) 의 장변으로부터 일정 거리만큼 이간되어 있고, 베이스 확산 영역 (17a) 내부 중, 베이스 확산 영역 (17a) 의 장변과 소스 확산 영역 (21) 의 장변 사이의 부분은, 후술하는 바와 같은 반전층이 형성되는 채널 영역 (22) 으로 되어 있다. 베이스 확산 영역 (17a) 과 소스 확산 영역 (21) 은 가늘고 길기 때문에, 채널 영역 (22) 도 가늘고 길다.
채널 영역 (22) 상에는 게이트 절연막 (34) 이 배치되어 있다. 게이트 절연막 (34) 은 채널 영역 (22) 의 폭 방향 양측으로 약간 튀어나와 있고, 따라서, 게이트 절연막 (34) 의 폭 방향의 단은, 소스 확산 영역 (21) 상과 저항층 (15) 상에 위치하고 있다.
게이트 절연막 (34) 의 표면에는 게이트 전극막 (36) 이 배치되어 있고, 게이트 전극막 (36) 상에는 층간 절연막 (37) 이 배치되어 있다.
층간 절연막 (37) 상에는 소스 전극막 (38) 이 배치되어 있다. 소스 확산 영역 (21) 의 표면과 오믹 확산 영역 (20) 의 표면 중 적어도 일부는 노출되어 있고, 소스 전극막 (38) 은 그 노출 부분에도 배치되어, 소스 확산 영역 (21) 과 오믹 확산 영역 (20) 에 전기적으로 접속되어 있다.
그 결과, 베이스 확산 영역 (17a) 은 오믹 확산 영역 (20) 을 통하여 소스 전극막 (38) 에 접속되어 있다. 따라서, 소스 확산 영역 (21) 과 베이스 확산 영역 (17a) 은 소스 전극막 (38) 에 의해서 단락되어 있다. 소스 전극막 (38) 과 게이트 전극막 (36) 사이에는 층간 절연막 (37) 이 위치하고 있기 때문에, 소스 전극막 (38) 과 게이트 전극막 (36) 은 층간 절연막 (37) 에 의해서 절연되어 있다.
반도체 지지층 (11) 의 저항층 (15) 이 배치된 측의 면과는 반대측의 면에는 드레인 전극막 (30) 이 배치되어 있다. 드레인 전극막 (30) 과 반도체 지지층 (11) 은, 후술하는 쇼트키 접합형 IGBT 와는 달리 오믹 접촉이며, 드레인 전극막 (30) 과 반도체 지지층 (11) 은 전기적으로 접속되어 있다.
이 반도체 장치 (1) 의 동작을 설명하면, 제 1 도전형이 N 형, 제 2 도전형이 P 형인 경우, 소스 전극막 (38) 을 접지시켜 드레인 전극막 (30) 에 정전압을 인가한 상태에서, 게이트 전극막 (36) 에 임계치 전압 이상의 정전압을 인가하면, 채널 영역 (22) 의 내부 표면에 채널 영역 (22) 과는 반대인 도전형의 반전층이 형성되고, 소스 확산 영역 (21) 과 저항층 (15) 이 그 반전층에서 접속되어, 도통 상태가 된다.
반도체 장치 (1) 가 MOS 트랜지스터인 경우에는 반도체 지지층 (11) 이 드레인층으로서 기능하고, 도통 상태에서는, 드레인 전극막 (30) 으로부터 소스 전극막 (38) 을 향하여, 반전층과 저항층 (15) 과 드레인층 (반도체 지지층; 11) 을 통과 하여 전류가 흐른다.
도통 상태로부터 게이트 전극막 (36) 과 소스 전극막 (38) 을 단락시키는 등, 게이트 전극막 (36) 의 전위를 임계치 전압 미만으로 하면 반전층은 소멸되어, 차단 상태가 된다. 차단 상태에서는 전류는 흐르지 않는다.
이 반도체 장치 (1) 에서는, 후술하는 도 8(a) 에 나타내는 바와 같이, 저항층 (15) 에는 가늘고 긴 홈 (43a) 이 형성되고 (이 실시예에서는 홈 (43a) 은 도전층 (14) 을 형성한 후에 형성되어 있지만, 홈 (43a) 의 형성은 도전층 (14) 을 형성하기 전이어도 됨), 도 9(a) 에 나타내는 바와 같이, 그 홈 (43a) 내에 제 2 도전형의 반도체 재료 (40a) 가 충전되고, 홈 (43a) 및 반도체 재료 (40a) 의 베이스 확산 영역 (17a) 보다 아래 부분에서 매립 영역 (44a) 이 구성되어 있다.
후술하는 바와 같이, 매립 영역 (44a) 의 상부는 베이스 확산 영역 (17a) 에 접속되어 있다.
베이스 확산 영역 (17a) 과 매립 영역 (44a) 으로 구성되는 제 2 도전형 영역과, 저항층 (15) 으로 구성되는 제 1 도전형 영역 사이에는 PN 접합이 형성되어 있고, 그 PN 접합이 역바이어스되면, 그 PN 접합으로부터 베이스 확산 영역 (17a) 내 또는 저항층 (15) 내와, 매립 영역 (44a) 내에 공핍층이 확산된다.
여기에서, 매립 영역 (44a) 의 형상이나 위치 관계를 설명하면, 홈 (43a) 의 저항층 (15) 표면으로부터의 깊이 (D1) 는 반도체 지지층 (11) 에 도달하지 않는 깊이로서, 베이스 확산 영역 (17a) 의 깊이 (D2) 나 도전층 (14) 의 깊이보다 깊게 형 성되어 있다.
베이스 확산 영역 (17a) 은, 그 길이 방향이 홈 (43a) 의 길이 방향을 따라 배치되어 있다. 또한, 베이스 확산 영역 (17a) 은, 복수개의 홈 (43a) 을 걸쳐서 넘는 폭으로 형성되어 있고, 그 결과, 각 베이스 확산 영역 (17a) 의 저부에는 매립 영역 (44a) 이 2 개 이상 배치되어 있다. 각 베이스 확산 영역 (17a) 의 저면에 위치하는 매립 영역 (44a) 의 개수는 동일하다.
각 베이스 확산 영역 (17a) 은 서로 평행하고, 1 개의 베이스 확산 영역 (17a) 의 저부에 위치하는 복수의 매립 영역 (44a) 은, 그들의 상부가 접속된 베이스 확산 영역 (17a) 의 장변에 대하여 평행하게 되어 있다. 따라서, 각 매립 영역 (44a) 은 서로 평행하다. 또한, 각 매립 영역 (44a) 의 폭은 동일하게 되어 있다.
매립 영역 (44a) 과 베이스 확산 영역 (17a) 의 접속 부분은, 채널 영역 (22) 보다 베이스 확산 영역 (17a) 의 내측에 위치하고 있고, 따라서, 채널 영역 (22) 의 바로 아래에는, 매립 영역 (44a) 은 존재하지 않도록 되어 있다.
대향하는 매립 영역 (44a) 의 측면끼리의 거리를 매립 영역 (44a) 사이의 거리로 정의하고, 동일 베이스 확산 영역 (17a) 의 저면 아래에 위치하는 매립 영역 (44a) 상호간의 거리 (Wm1) 는 동일하다 (1 개의 베이스 확산 영역 (17a) 의 저면 아래에 3 개 이상의 매립 영역 (44a) 이 위치한 경우).
또한, 상이한 베이스 확산 영역 (17a) 저면에 위치하는 매립 영역 (44a) 상 호간에도 거리 (Wm1) 는 동일하게 되어 있다. 따라서, 모든 베이스 확산 영역 (17a) 에 대하여, 거리 (Wm1) 는 일정하게 되어 있다.
도 27 은, 1 개의 베이스 확산 영역 (17a) 의 저면에 2 개의 매립 영역 (44a) 이 위치하는 경우로, 거리 (Wm1) 는 동일한 베이스 확산 영역 (17a) 저면에 위치하는 2 개의 매립 영역 (44a) 의 사이에 끼인 저항층 (15) 의 폭이기도 하다.
또한, 인접하는 2 개의 베이스 확산 영역 (17a) 을 1 조로 하면, 상이한 베이스 확산 영역 (17a) 의 저면에 위치하고, 서로 면하는 매립 영역 (44a) 사이의 거리 (Wm2) 는, 각 베이스 확산 영역 (17a) 의 조에 관하여 일정치이다.
이에 반하여, 동일 베이스 확산 영역 (17a) 의 저면 하의 매립 영역 (44a) 사이의 거리 (Wm1) 와, 상이한 베이스 확산 영역 (17a) 의 저면에 위치하고, 서로 면하는 매립 영역 (44a) 사이의 거리 (Wm2) 는 동일하다고는 한정되지 않는다.
각 매립 영역 (44a) 의 폭은 동일하고, 부호 Wt 로 나타낸다. 또한, 베이스 확산 영역 (17a) 의 깊이 (D2) 로부터 매립 영역 (44a) 저면의 깊이 (D1) 사이의 거리, 즉, 매립 영역 (44a) 의 높이 (D1-D2) 를 H (이 부호 H 는, 베이스 확산 영역 (17a) 의 깊이보다 깊고, 매립 영역 (44a) 의 저면보다 얕은 범위를 나타내고 있음), 매립 영역 (44a) 의 길이를 L, 1 개의 베이스 확산 영역 (17a) 저면에 위치하는 매립 영역 (44a) 의 수를 n, 도전층이 형성되어 있는 영역으로서, 매립 영역 (44a) 의 상부 (베이스 확산 영역 (17a) 의 저면) 와 저면 사이의 저항층 (15) 의 제 1 도전형 불순물의 평균 농도를 Nd, 매립 영역 (44a) 의 제 2 도전형 불순물 농도를 Na 로 나타내면, 제 1 도전형의 불순물량과 제 2 도전형의 불순물량이 동일한 리서프 조건은, 하기 (1) 식으로 표시된다.
{Wm1×(n-1)+Wm2}×Nd×H×L= Wt×n×H×L×Na ……(1)
상기 (1) 식으로부터 높이 (H) 와 길이 (L) 를 소거하면,
{Wm1×(n-1)+ Wm2}×Nd=Wt×n×Na ……(2) 가 된다.
상기 (1), (2) 식은 활성 영역 내의 총 불순물량에 대하여 성립하지만, 베이스 확산 영역 (17a) 별로 생각한 경우, 인접하는 베이스 확산 영역 (17a) 중, 일방의 베이스 확산 영역 (17a) 의 폭 방향 중앙 위치로부터 타방의 베이스 확산 영역 (17a) 의 폭 방향 중앙 위치까지 사이의 범위마다 성립한다. 도 27 의 부호 S 는, 1 조 베이스 확산 영역 (17a) 에 대한 1 개의 범위를 나타내고 있다.
(2) 식의 리서프 조건이 성립되면, 베이스 확산 영역 (17a) 과 저항층 (15) 이 역바이어스되고, 저항층 (15) 중, 매립 영역 (44a) 의 사이에 끼인 부분이 공핍층으로 채워질 때에는 매립 영역 (44a) 의 내부도 공핍층으로 채워진다 (단, 저항층 (15) 이나 매립 영역 (44a) 이 공핍층으로 채워지기 전에 매립 영역 (44a) 과 저항층 (15) 사이의 PN 접합부의 전계가 애벌런취 항복을 일으키는 임계치에 도달하지 않는 것이 전제임).
그리고, 역바이어스가 그 이상의 크기가 되면, 공핍층은 반도체 지지층 (11) 방향을 향하여 확산되어, 내압을 초과하는 크기가 되었을 때 애벌런취 항복이 생긴 다.
도 36 은 애벌런취 항복이 생기는 위치를 설명하기 위한 도면으로, 동일 베이스 확산 영역 (17a) 에 접속된 매립 영역 (44a) 사이의 위치로서, 매립 영역 (44a) 저면의 깊이 부근의 위치를 부호 (a) 로 나타내고, 그것보다 얕고 베이스 확산 영역 (17a) 에 가까운 위치는 부호 (b) 로 나타낸다.
또한, 인접하는 베이스 확산 영역 (17a) 사이로서, 매립 영역 (44a) 저면의 깊이 부근의 위치를 부호 (c) 로 나타내고, 그것보다 얕고 베이스 확산 영역 (17a) 에 가까운 위치는 부호 (d) 로 나타낸다.
(2) 식의 리서프 조건이 성립되어 있는 경우, 애벌런취 항복은 매립 영역 (44a) 저면의 위치 (a), (c) 부근이나 그것보다 깊은 위치에서 발생한다. 그 경우, 애벌런취 전류는 매립 영역 (44a) 을 통과하여 흐르기 때문에 베이스 확산 영역 (17a) 의 소스 확산 영역 (21) 저면 아래의 부분을 흐르지 않아, 기생 바이폴라 트랜지스터는 온되지 않는다. 따라서, 파괴내량은 높다.
(2) 식의 리서프 조건이 성립하지 않는 경우는, 인접하는 2 개 1 조의 베이스 확산 영역 (17a) 을 생각한 경우, 그 일방의 베이스 확산 영역 (17a) 의 폭 방향 중앙 위치로부터 타방의 베이스 확산 영역 (17a) 의 폭 방향 중앙 위치까지 사이의 범위 (S) 로서, 베이스 확산 영역 (17a) 의 깊이보다 깊고, 매립 영역 (44a) 의 저면보다 얕은 범위 (H) 사이에서, 제 1 도전형의 불순물량 (Qd) 이 많은 경우와, 제 2 도전형의 불순물량 (Qa) 이 많은 경우의 2 종류가 있다.
제 1 도전형의 불순물량 (Qd) 이 제 2 도전형의 불순물량 (Qa) 보다 많은 경 우에는 저항층 (15) 이 고농도인 경우로, 베이스 확산 영역 (17a) 과 저항층 (15) 사이의 pn 접합으로부터 저항층 (15) 내에는 공핍층이 확산되기 어려우므로, 베이스 확산 영역 (17a) 의 저면 가까이에서 애벌런취 항복이 생기기 쉽다.
일반적으로, 매립 영역 (44a) 이 떨어져 있는 지점은 공핍층으로 채워지기 어려워지므로, 애벌런취 항복은 매립 영역 (44a) 이 떨어져 있는 장소에서 발생하기 쉽다.
따라서, 애벌런취 항복은, 베이스 확산 영역 (17a) 의 저면 부근 아래로서, 베이스 확산 영역 (17a) 의 저면에 가까운 위치 (b) 에서 발생하고, 베이스 확산 영역 (17a) 사이에서 베이스 확산 영역 (17a) 의 깊이에 가까운 위치 (d) 에서는 발생하기 어렵다. 이것은 시뮬레이션에 의해서 확인되어 있다.
이 경우, 애벌런취 항복이 생긴 위치가 베이스 확산 영역 (17a) 의 저면에 가깝더라도 애벌런취 전류는 소스 확산 영역 (21) 의 저면 하의 고저항 부분을 지나지 않기 때문에, 기생 바이폴라 트랜지스터가 온되지 않고, 파괴가 생기기 어렵다.
이에 반하여, 제 2 도전형의 불순물량 (Qa) 이 제 1 도전형의 불순물량 (Qd) 보다 많은 경우에는, 저항층 (15) 내에서 공핍층이 확산되기 쉽다. 이 경우에는, 매립 영역 (44a) 사이가 좁은 부분의 깊은 위치 (c) 에서 애벌런취 항복이 생기기 쉽다.
어떻게 하든, 파괴가 생기기 쉬운 위치 (d) 에서는 애벌런취 항복은 발생하지 않는다.
또, 본 발명에서는, 상기 (2) 식 중의 각 변수를, 실질적으로 (2) 식을 만족하는 값으로 설정하고, 또한, Wm1>Wm2 를 만족하도록 설정하고 있다.
Wm1>Wm2 를 만족하기 위해서는, 예를 들어 Wm1≥Wm2×2 를 만족하도록 설정하고, 일례로서 Wm2=3.5㎛ 에 대하여, Wm1=7.0㎛ 이상이다.
애벌런취 항복이 발생하는 위치와 제 1, 제 2 불순물량의 농도비 (Qd/Qa) 의 관계를 계산하였다.
계산 조건을 하기 표 1 에 나타낸다.
Figure 112006048435329-pct00001
계산 결과를 하기 표 2 에 나타낸다.
Figure 112006048435329-pct00002
Qd/Qa=1.00 일 때, (2) 식의 리서프 조건이 성립하고, Qd/Qa<1.00 일 때에는 제 2 도전형의 불순물량 (Qa) 이 제 1 도전형의 불순물량 (Qd) 보다 많은 상태이고, 1.00<Qd/Qa 일 때에는 제 1 도전형의 불순물량 (Qd) 이 제 2 도전형의 불순물량 (Qa) 보다 많은 상태이다. 표 중 어느 경우에도 Wm1>Wm2 의 조건이 만족되어 있기 때문에, 위치 (d) 에서는 애벌런취 항복이 생기지 않는다.
비교예로서, Wm1<Wm2 인 경우와, Wm1=Wm2 인 경우에 대해서, 항복이 생기는 위치를 계산하였다. 그 결과를 하기 표 3, 4 에 나타낸다.
Figure 112006048435329-pct00003
Figure 112006048435329-pct00004
Wm1<Wm2 인 경우, Qd/Qa≥1.25 가 되면 위치 (d) 에서 애벌런취 항복이 생기기 때문에, 애벌런취 파괴를 일으킬 가능성이 높아진다.
Wm1=Wm2 인 경우, Qd/Qa=1.25 를 초과하면 위치 (d) 부근에서 애벌런취 항복이 발생하기 때문에 애벌런취 파괴를 일으킬 가능성이 높아진다.
또, 상기는, 각 베이스 확산 영역 (17a) 의 저면 아래에 매립 영역 (44a) 이 2 개씩 배치되어 있지만, 3 개 이상이어도 된다. (2) 식을 만족하기 위해 제 2 도전형의 불순물량을 증가시키는 경우에는, 제 2 도전형의 불순물 농도 (Na) 를 높게 하거나, 매립 영역 (44a) 의 폭 (Wt) 을 크게 하는 것 외에, 각 베이스 확산 영역 (17a) 저면에 각각 위치하는 매립 영역 (44a) 의 개수를 늘릴 수 있다. 단, 폭 (Wt) 을 크게 하면 홈 (43a) 의 내부 표면에 반도체 재료 (40a) 를 성장시키기 어려워지므로, 매립 영역 (44a) 의 개수를 늘리는 편이 좋다.
다음으로, 본 발명의 반도체 장치의 제조 방법을 설명한다.
도 1(a)∼도 26(a) 는, 상술한 바와 같은 베이스 확산 영역 (17a) 이 배치되는 활성 영역의 공정을 따른 단면도이고, 도 1(b)∼도 26(b) 는, 활성 영역의 외주 부근의 일부와, 활성 영역을 둘러싸는 내압 영역의 단면도이다.
도 1(a), (b) 의 부호 10 은, 본 발명의 반도체 장치를 제조하기 위한 처리기판을 나타내고 있다.
이 처리 기판 (10) 은, 제 1 도전형의 반도체 단결정으로 이루어지는 반도체 지지층 (11) 과, 그 반도체 지지층 (11) 표면에 반도체 지지층 (11) 과 동일한 도전형의 반도체 결정이 에피택셜 성장에 의해서 성막된 성장층 (12) 을 갖고 있다.
열산화 처리에 의해, 성장층 (12) 의 표면에는 반도체 단결정의 산화물로 이루어지는 초기 산화막 (28) 이 형성되어 있다.
다음으로, 처리 기판 (10) 표면에 레지스트막을 형성하고, 패터닝하여, 도 2(a), (b) 에 나타내는 바와 같이, 레지스트막의 활성 영역 상의 위치에 사각형의 개구 (49) 를 형성한다. 도 2(b) 의 부호 41 은 패터닝된 레지스트막을 나타내고 있고, 개구 (49) 저면에는 초기 산화막 (28) 이 노출되어 있다.
다음으로, 개구 (49) 저면에 위치하는 초기 산화막 (28) 을 에칭에 의해서 제거하면, 초기 산화막 (28) 에 도 3(a), (b) 에 나타내는 바와 같이, 레지스트막 (41) 의 개구 (49) 와 동일 형상의 개구 (31) 가 형성된다. 이 개구 (31) 의 저면에는 성장층 (12) 의 표면이 노출되어 있다. 동 도 (a), (b) 의 상태에서는 레지스트막 (41) 은 제거되어 있다.
다음으로, 열산화 처리를 실시하면, 도 4(a), (b) 에 나타내는 바와 같이, 개구 (31) 의 저면의 위치에, 성장층 (12) 을 구성하는 반도체의 산화물로 이루어지는 완화층 (32) 이 형성된다. 이 완화층 (32) 의 막두께는 얇게 형성되어 있다.
그 상태에서 처리 기판 (10) 의 표면으로부터 제 1 도전형의 불순물을 조사하면, 불순물은 초기 산화막 (28) 에서 차폐되고, 완화층 (32) 은 투과하여, 도 5(a), (b) 에 나타내는 바와 같이, 개구 (31) 저면 위치의 성장층 (12) 의 내부 표면에 제 1 도전형의 고농도 불순물층 (13) 이 형성된다. 이 고농도 불순물층 (13) 의 깊이는 얕다.
다음으로, 열산화 처리를 실시하면, 고농도 불순물층 (13) 에 포함되는 제 1 도전형의 불순물이 깊이 방향과 횡 방향으로 확산되어, 도 6(a), (b) 에 나타내는 바와 같이, 활성 영역에 제 1 도전형의 도전층 (14) 이 형성된다. 이 도전층 (14) 과 성장층 (12) 에 의해 제 1 도전형의 저항층 (15) 이 구성된다.
이 때, 확산시의 열산화에 의해, 처리 기판 (10) 표면에는 반도체의 열산화막이 형성된다. 도 6(a), (b) 의 부호 33 은 그 열산화막과, 완화층 (32) 이나 초기 산화막 (28) 과 일체가 된 마스크 산화막을 나타내고 있다.
도전층 (14) 표면의 농도는 성장층 (12) 의 농도보다 1 자리수 정도 고농도이다. 도전층 (14) 은 확산에 의해 형성되기 때문에, 그 농도는 표면이 높고, 깊이가 깊어질수록 작아진다. 또, 도전층 (14) 과 성장층 (12) 은 동일한 도전형이고, PN 접합을 형성하지 않기 때문에, 본 발명에서는, 도전층 (14) 의 깊이를, 성장층 (12) 농도의 2 배까지 저하된 위치로 정의한다.
도 29 는, 도 6(a), (b) 의 A-A 선 절단면도이다. 제 1 도전형의 불순물의 횡 방향 확산에 의해, 도전층 (14) 의 평면 형상은, 고농도 불순물층 (13) 보다 크고, 네 구석이 둥글게 된 사각형이다.
다음으로, 마스크 산화막 (33) 상에 레지스트막을 형성하고, 패터닝하여 도 7(a) 에 나타내는 바와 같이, 활성 영역에 복수의 평행한 가늘고 길게 형성한다. 또한, 동 도 (b) 에 나타내는 바와 같이, 내압 영역에 링 형상의 복수의 링 형상 개구 (42b) 를 형성한다. 부호 41 은, 개구 (42a, 42b) 가 형성된 레지스트막을 나타내고 있다.
가늘고 긴 개구 (42a) 는 가늘고 긴 직사각형이고, 링 형상 개구 (42b) 는 크기가 상이한 사각링 (직사각형 또는 정사각형의 링) 이다. 링 형상 개구 (42b) 는 동심상으로 배치되어 있고, 가늘고 긴 개구 (42a) 는, 각 링 형상 개구 (42b) 에 의해서 둘러싸여 있다.
인접하는 링 형상 개구 (42b) 의 대향하는 변끼리는 평행하게 되어 있고, 또한, 가늘고 긴 개구 (42a) 의 사방은, 링 형상 개구 (42b) 의 변에 대하여 평행하거나, 또는 수직으로 되어 있다.
각 개구 (42a, 42b) 의 저면에는 마스크 산화막 (33) 표면이 노출되어 있고, 에칭에 의해서 개구 (42a, 42b) 저면 위치의 마스크 산화막 (33) 을 제거하여 마스크 산화막 (33) 을 패터닝한 후, 레지스트막 (41) 을 제거하고, 이번에는 마스크 산화막 (33) 을 마스크로 하여 저항층 (15) 을 에칭에 의해서 굴삭하면, 도 8(a), (b) 에 나타내는 바와 같이, 가늘고 긴 개구 (42a) 의 저면 위치에 활성 홈 (43a) 이 형성되고, 링 형상 개구 (42b) 의 저면 위치에 내압 홈 (43b) 이 형성된다.
도 8(a), (b) 의 B-B 선 절단면도를 도 30 에 나타낸다.
활성 홈 (43a) 의 평면 형상은 가늘고 긴 개구 (42a) 와 동일하게 가늘고 긴 직사각형이고, 내압 홈 (43b) 의 형상은 링 형상 개구 (42b) 와 동일한 사각 링이다.
활성 홈 (43a) 상호간의 위치는 개구 (42a) 를 형성하였을 때에 결정된다. 따라서, 상기 Wm1>Wm2 의 조건은, 개구 (42a) 상호간의 거리에 의해서 설정된다.
활성 홈 (43a) 과 내압 홈 (43b) 의 깊이는 동일하며, 도전층 (14) 보다 깊고, 또한 반도체 지지층 (11) 에 도달하지 않는 깊이로 형성되어 있다. 따라서, 각 홈 (43a, 43b) 의 저면에는 성장층 (12) 이 노출되어 있다. 각 홈 (43a, 43b) 의 저면은 성장층 (12) 의 표면과 평행하고, 각 홈 (43a, 43b) 의 측면은 저면과 수직이다.
다음으로, CVD 에 의해, 홈 (43a, 43b) 의 내부의 저면 및 측면에 제 2 도전형의 반도체 단결정 또는 반도체 다결정을 성장시키고, 도 9(a), (b) 에 나타내는 바와 같이, 각 홈 (43a, 43b) 안을 성장시킨 반도체 단결정 또는 반도체 다결정으로 이루어지는 제 2 도전형의 반도체 재료 (40a, 40b) 에 의해서 충전한다.
충전 직후의 상태에서는, 반도체 재료 (40a, 40b) 의 상부는 마스크 산화막 (33) 의 표면 상에 돌출하고, 도 10(a), (b) 에 나타내는 바와 같이, 저항층 (15) 보다 윗 부분을 에칭에 의해서 제거한 후, 도 11(a), (b) 에 나타내는 바와 같이, 도전층 (14) 상에 위치하는 마스크 산화막 (33) 표면은 노출된 채로, 성장층 (12) 에 밀착하고 있는 마스크 산화막 (33) 상에 패터닝한 레지스트막 (27) 을 배치한다.
그 상태에서 에칭하면, 도 12(a), (b) 에 나타내는 바와 같이, 성장층 (12) 에 밀착한 마스크 산화막 (33) 은 남고, 내압 영역의 저항층 (15) 의 표면 (성장층 (12) 의 표면) 은 덮혀 있는 채로, 활성 영역의 도전층 (14) 과, 활성 영역 및 내압 영역의 반도체 재료 (40a, 40b) 표면이 노출된다.
다음으로, 열산화 처리에 의해, 도 13(a), (b) 에 나타내는 바와 같이, 얇은 게이트 절연막 (34) 을 형성한 후, CVD 법 등에 의해 게이트 절연막 (34) 표면에 도전성의 폴리규소 박막을 퇴적시켜, 폴리규소로 이루어지는 도전성 박막 (35) 을 형성한다.
이어서, 도 14(a), (b) 에 나타내는 바와 같이, 도전성 박막 (35) 상의 소정 위치에 패터닝한 레지스트막 (46) 을 배치하고, 에칭에 의해서 도전성 박막 (35) 을 패터닝하여, 도 15(a), (b) 에 나타내는 바와 같이, 게이트 전극막 (36) 을 형성한다.
다음으로, 처리 기판 (10) 의 표면에 제 2 도전형의 불순물을 조사하면, 게이트 전극막 (36) 과 마스크 산화막 (33) 이 마스크가 되고, 노출된 게이트 절연막 (34) 을 투과한 불순물에 의해서, 도 16(a), (b) 에 나타내는 바와 같이, 도전층 (14) 의 내부 표면, 및 활성 홈 (43a) 과 내압 홈 (43b) 내부의 반도체 재료 (40a, 40b) 의 내부 표면에 제 2 도전형의 고농도 불순물 영역 (16) 이 형성된다.
이어서, 열처리에 의해서 고농도 불순물 영역 (16) 에 포함되는 제 2 도전형의 불순물을 확산시키면, 도 17(a), (b) 에 나타내는 바와 같이, 활성 영역과 내압 영역에, 제 2 도전형의 베이스 확산 영역 (17a) 과 보조 가드 확산 영역 (17b) 이 각각 형성된다.
베이스 확산 영역 (17a) 과 보조 가드 확산 영역 (17b) 의 깊이는 동일하고, 도전층 (14) 의 깊이보다 얕다.
반도체 재료 (40a, 40b) 에 포함되는 제 2 도전형의 불순물 농도보다 베이스 확산 영역 (17a) 과 보조 가드 확산 영역 (17b) 에 포함되는 제 2 도전형의 불순물 농도 쪽이 높기 때문에, 각 반도체 재료 (40a, 40b) 의 베이스 확산 영역 (17a) 이나 보조 가드 확산 영역 (17b) 보다 얕은 부분은, 각각 베이스 확산 영역 (17a) 과 보조 가드 확산 영역 (17b) 으로 치환된 것으로 한다.
그 경우, 베이스 확산 영역 (17a) 의 저면에, 활성 홈 (43a) 의 잔부 (하부)와 그 내부에 충전되어 있는 반도체 재료 (40a) 에 의해 제 2 도전형의 매립 영역 (44a) 이 형성되고, 또한, 보조 가드 확산 영역 (17b) 의 저면에, 내압 홈 (43b) 의 잔부 (하부) 와 그 내부에 충전되어 있는 반도체 재료 (40b) 에 의해 제 2 도전형의 주가드 영역 (44b) 이 형성된다.
매립 영역 (44a) 은 가늘고 길며, 서로 평행하게 되어 있다. 매립 영역 (44a) 은, 베이스 확산 영역 (17a) 의 깊이보다 아래 부분에서 구성되어 있고, 횡 방향의 직육면체 형상이 된다. 또한, 매립 영역 (44a) 의 상부는 베이스 확산 영역 (17a) 에 접속되어 있으므로, 베이스 확산 영역 (17a) 과 동일 전위가 된다.
내압 홈 (43b) 내에 충전된 반도체 재료 (40b) 의 상부에는, 반도체 재료 (40b) 와 동일한 폭의 고농도 불순물 영역 (16) 이 형성되지만, 횡 방향 확산에 의해, 보조 가드 확산 영역 (17b) 의 폭은 주가드 영역 (44b) 의 폭보다 확산된다.
도 17(a), (b) 의 C-C 선 절단면도를 도 31 에 나타낸다.
각 베이스 확산 영역 (17a) 은 네 모서리가 둥글고, 장변이, 매립 영역 (44a) 이 신장하는 방향을 따른 직사각형이다.
각 베이스 확산 영역 (17a) 은 서로 이간되고, 제 2 도전형의 불순물의 횡 방향 확산에 의해 베이스 확산 영역 (17a) 의 가장자리는 게이트 전극막 (36) 의 저면 아래에 진입하기 때문에, 게이트 전극막 (36) 은 인접하는 베이스 확산 영역 (17a) 을 걸쳐 넘도록 위치하고 있다.
보조 가드 확산 영역 (17b) 의 형상은 사각 링 형상이고, 동심상으로 인접하는 보조 가드 확산 영역 (17b) 은 서로 일정 거리만큼 이간되어 있다.
다음으로, 도 18(a), (b) 에 나타내는 바와 같이, 처리 기판 (10) 표면에 패터닝한 레지스트막 (45) 을 배치하고, 베이스 확산 영역 (17a) 의 폭 방향 중앙 위치의 게이트 절연막 (34) 을 노출시킨 상태에서 제 2 도전형의 불순물을 조사하여, 게이트 절연막 (34) 을 투과한 제 2 도전형의 불순물에 의해, 베이스 확산 영역 (17a) 의 내부 표면에 얕은 제 2 도전형의 고농도 불순물층 (18) 을 형성한다.
이 제 2 도전형의 고농도 불순물층 (18) 은, 장변이 베이스 확산 영역 (17a) 의 길이 방향을 따른 직사각형이고, 고농도 불순물층 (18) 의 장변과 베이스 확산 영역 (17a) 의 장변은 평행하다.
또한, 고농도 불순물층 (18) 의 장변은, 게이트 전극막 (36) 의 가장자리로부터 일정 거리만큼 이간되어 있고, 레지스트막 (45) 을 제거하고, 도 19(a), (b) 에 나타내는 바와 같이, 패터닝한 별도의 레지스트막 (46) 을 형성하고, 고농도 불순물층 (18) 의 장변과 게이트 전극막 (36) 가장자리 사이의 위치의 게이트 절연막 (34) 표면을 노출시켜 다른 부분을 덮은 상태에서 제 1 도전형의 불순물을 조사하면, 그 불순물은 게이트 절연막 (34) 의 노출 부분을 투과하여, 제 2 도전형의 고농도 불순물 영역 (18) 과 게이트 전극막 (36) 사이에 위치하는 베이스 확산 영역 (17a) 의 내부 표면에 제 1 도전형의 고농도 불순물 영역 (19) 이 형성된다.
레지스트막 (46) 을 제거한 후, 열처리를 하면, 제 2 도전형의 고농도 불순물 영역 (18) 과 제 1 도전형의 고농도 불순물 영역 (19) 에 포함되는 불순물이 각각 확산되고, 도 20(a), (b) 에 나타내는 바와 같이, 제 2 도전형의 오믹 확산 영역 (20) 과 제 1 도전형의 소스 확산 영역 (21) 이 각각 형성된다. 오믹 확산 영역 (20) 의 표면 농도는 베이스 확산 영역 (17a) 의 표면 농도보다 높고, 소스 확산 영역 (21) 과 오믹 확산 영역 (20) 은 금속막과 오믹 접촉을 형성하도록 되어 있다.
도 20(a), (b) 의 F-F 선 절단면도를 도 32 에 나타낸다.
오믹 확산 영역 (20) 과 소스 확산 영역 (21) 의 평면 형상의 크기는 베이스 확산 영역 (17a) 보다 작고, 또한, 그들의 깊이는 베이스 확산 영역 (17a) 의 깊이보다 얕다. 오믹 확산 영역 (20) 과 소스 확산 영역 (21) 은, 베이스 확산 영역 (17a) 의 내측에 위치하고 있고, 도전층 (14) 이나 성장층 (12) 과는 접촉하고 있지 않다.
각 베이스 확산 영역 (17a) 내에는, 오믹 확산 영역 (20) 과 소스 확산 영역 (21) 이 적어도 1 개 이상은 형성된다.
소스 확산 영역 (21) 의 단부는, 횡 방향 확산에 의해서 게이트 전극막 (36) 의 저면 아래에 진입하지만, 베이스 확산 영역 (17a) 의 단부와는 접촉하지 않고, 게이트 전극막 (36) 의 저면 아래의 베이스 확산 영역 (17a) 의 부분으로서, 소스 확산 영역 (21) 의 가장자리와 베이스 확산 영역 (17a) 의 가장자리 사이에서 게이트 절연막 (34) 과 접촉하는 부분에 의해서 채널 영역 (22) 이 형성된다.
다음으로, CVD 법 등에 의해, 도 21(a), (b) 에 나타내는 바와 같이, 처리 기판 (10) 표면에 규소 산화막 등의 층간 절연막 (37) 을 형성한 후, 도 22(a), (b) 에 나타내는 바와 같이, 활성 영역의 게이트 전극막 (36) 상이나, 내압 영역의 표면 상에 패터닝한 레지스트막 (47) 을 배치하고, 노출된 층간 절연막 (37) 과 그 하층에 위치하는 게이트 절연막 (34) 을 에칭하여 오믹 확산 영역 (20) 과 소스 확산 영역 (21) 의 적어도 일부 표면을 노출시키고, 이어서, 도 24(a), (b) 에 나타내는 바와 같이, 알루미늄 등의 금속 박막 (29) 을 형성하면, 오믹 확산 영역 (20) 일부 표면과 소스 확산 영역 (21) 일부 표면은 금속 박막 (29) 과 접촉한다.
이어서, 패터닝한 레지스트막 (도시 생략) 을 금속 박막 (29) 상에 배치하고, 에칭에 의해서 금속 박막 (29) 을 패터닝하면, 도 25 에 나타내는 바와 같이, 소스 전극막 (38) 이 형성된다.
소스 전극막 (38) 을 형성할 때, 소스 전극막 (38) 을 구성하는 금속막으로 이루어지고, 소스 전극막 (38) 으로부터는 절연되고, 게이트 전극막 (36) 에 접속된 게이트 패드와, 소스 전극막 (38) 의 일부로 이루어지는 소스 패드를 형성한다.
이 소스 전극막 (38) 은 소스 확산 영역 (21) 이나 오믹 확산 영역 (20) 과 오믹 접촉하고 있고, 소스 확산 영역 (21) 은 소스 전극막 (38) 에 직접 전기적으로 접속되고, 베이스 확산 영역 (17a) 은, 오믹 확산 영역 (20) 을 통하여 소스 전극막 (38) 에 전기적으로 접속된다.
매립 영역 (44a) 은, 베이스 확산 영역 (17a) 에 접촉하고 있고, 따라서, 매립 영역 (44a) 도 소스 전극막 (38) 에 전기적으로 접속된다. 소스 전극막 (38) 은, 층간 절연막 (37) 에 의해서 게이트 전극막 (36) 과는 전기적으로 절연되어 있고, 또한, 도전층 (14) 이나 성장층 (12) 에는 접촉하고 있지 않다.
다음으로, 도 26(a), (b) 에 나타내는 바와 같이, 처리 기판 (10) 표면에 규소 산화막 등으로 이루어지는 보호층 (39) 을 형성하고, 에칭에 의해서 보호층 (39) 을 패터닝한다. 그 패터닝에 의해, 게이트 패드나 소스 패드는 노출된다.
이어서, 도 27, 도 28 에 나타내는 바와 같이, 반도체 지지층 (11) 의 이면측의 노출된 표면에 금속막을 형성하고, 그 금속막에 의해서 드레인 전극막 (30) 을 구성시킨다. 그리고, 다이싱 공정을 거치면, 1 장의 웨이퍼로부터 복수의 반도체 장치 (1) 가 얻어진다.
드레인 전극막 (30) 은, 반도체 지지층 (11) 과 오믹 접촉하고 있고, 성장층 (12) 이나 도전층 (14) 은, 반도체 지지층 (11) 을 통하여 드레인 전극막 (30) 에 전기적으로 접속되어 있다.
또, 이 도 27, 28 의 G-G 선 절단면도는 도 20(a), (b) 의 F-F 선 절단면도와 동일하고, 도 32 에 나타나 있다.
이상은, 본 발명의 반도체 장치 (1) 가 MOS 트랜지스터인 경우이지만, 본 발명은 다른 종류의 반도체 장치도 포함된다.
도 33 의 부호 2 는, PN 접합형 (IGBT) 의 본 발명의 제 2 예의 반도체 장치이다. 이 제 2 예의 반도체 장치 (2) 나, 후술하는 각 실시예의 반도체 장치 (3, 4) 에 있어서, 제 1 예의 반도체 장치 (1) 와 동일한 부재에 관해서는 동일한 부호를 부여하고 설명을 생략한다. 또한, 후술하는 각 실시예 중, 적어도 제 2∼제 3 예의 각 반도체 장치 (2∼3) 의 내압 영역의 구성은 제 1 예의 반도체 장치 (1) 와 동일하다.
제 2 예의 반도체 장치 (2) 는, 제 1 도전형의 지지층 (11) 대신에, 제 2 도전형의 콜렉터층 (51) 을 갖고 있고, 그 콜렉터층 (51) 상에 제 1 도전형의 성장층 (12) 이 배치되어 있다. 콜렉터층 (51) 이면에는, 콜렉터층 (51) 과 오믹 접촉하는 콜렉터 전극 (55) 이 형성되어 있다. 다른 구성은 제 1 예의 반도체 장치 (1) 와 동일하다.
이 반도체 장치 (2) 에서는, 콜렉터층 (51) 과 성장층 (12) 사이에서 PN 접합이 형성되어 있어, 반도체 장치 (2) 가 도통될 때에는, 그 PN 접합이 순바이어스되고, 콜렉터층 (51) 으로부터 성장층 (12) 내에 소수 캐리어가 주입되기 때문에, 도통 저항이 낮아지게 되어 있다.
도 34 의 부호 3 은, 쇼트키 접합 IGBT 인 본 발명의 제 3 예의 반도체 장치이다.
이 반도체 장치 (3) 에서는, 연마 공정 등에 의해서 제 1 예의 반도체 장치 (1) 의 반도체 지지층 (11) 에 상당하는 부분이 제거된 후, 연마에 의해서 노출된 성장층 (12) 의 표면에, 성장층 (12) 과 쇼트키 접합을 형성하는 크롬 등의 금속막이 성막되고, 그 금속막에 의해서 쇼트키 전극막 (56) 이 구성되어 있다.
이 쇼트키 접합의 극성은 반도체 장치 (3) 가 도통될 때에 순바이어스되는 극성이고, 쇼트키 접합이 순바이어스됨으로써, 쇼트키 전극막 (56) 으로부터 성장층 (12) 내에 소수 캐리어가 주입되어, 도통 저항이 낮아진다.
도 35 의 부호 4 는 본 발명의 제 4 예의 반도체 장치로, 제 2 도전형의 지지 기판 (52) 상에 제 1 도전형의 성장층 (12) 이 에피택셜 성장에 의해서 형성되어 있다.
이 반도체 장치 (4) 에서는, 저항층 (15) 표면으로부터 확산에 의해 형성되고, 저면이 지지 기판 (52) 에 도달하는 분리 확산 영역 (53) 을 갖고 있다.
분리 확산 영역 (53) 은 링 형상이고, 베이스 확산 영역 (17a) 이 배치된 활성 영역을 둘러싸고 있다.
분리 확산 영역 (53) 이 둘러싸는 영역의 내측에는 도전층 (14) 이 형성되어 있고, 그 도전층 (14) 의 내부 표면 근방에는, 소스 확산 영역 (21) 과 동시 형성된 제 1 도전형의 드레인 확산 영역 (54) 이 배치되어 있다. 드레인 확산 영역 (54) 표면에는, 소스 전극막 (38) 과 동시에 형성되고, 소스 전극막 (38) 과는 전기적으로 절연된 드레인 전극막 (59) 이 배치되어 있고, 그것들에 의해 트랜지스터 (6) 가 구성되어 있다.
한편, 링 형상의 분리 확산 영역 (53) 의 외측에는, 소(小)신호용 트랜지스터나 다이오드 등의 반도체 소자 (57) 가 형성되어 있고, 복수의 반도체 소자 (57) 에 의해서 제어 회로 등의 전자 회로가 구성되어 있다.
지지 기판 (52) 의 표면에는, 접지 전위에 접속되는 어스 전극막 (58) 이 형성되어 있다. 게이트 전극막 (36) 은, 분리 확산 영역 (53) 외측의 반도체 소자 (57) 에 접속되어 있고, 트랜지스터 (6) 는 반도체 소자 (57) 에 의해서 형성된 제어 회로에 의해 제어되어 있다.
어스 전극막 (58) 을 접지 전위에 두고, 드레인 전극막 (59) 과 소스 전극막 (38) 사이에 전압을 인가한 상태에서, 게이트 전극막 (36) 에 임계치 전압 이상의 전압을 인가하면 채널 영역 (22) 에 반전층이 형성되고, 도통된다.
도통되면, 소스 전극막 (38) 과 드레인 전극막 (59) 사이에서 전류는 저항층 (15) 내부를 횡 방향으로 흐른다.
게이트 전극막 (36) 이 임계치 전압 미만의 전압이 되면 차단된다.
도통 상태와 차단 상태의 양방에 있어서, 분리 확산 영역 (53) 과 저항층 (15) 은 역바이어스되어 있고, 이 트랜지스터 (6) 와 다른 반도체 소자 (57) 는 전기적으로 분리되어 있다.
또, 본 발명의 반도체 장치에서는, 반도체 단결정으로 규소 단결정을 사용할 수 있는 것 외에, GaAs 등의 다른 반도체의 단결정을 사용할 수도 있다.
또한, 상기 각 실시예에서는 서로 분리된 복수의 베이스 확산 영역 (17a) 을 갖고 있지만, 각 베이스 확산 영역 (17a) 을 제 2 도전형의 확산 영역에서 접속하여, 빗살 형상으로 해도 된다.

Claims (11)

  1. 제 1 도전형의 저항층,
    상기 저항층 내부의 표면 부근에 형성되고, 서로 이간하여 위치하는 제 2 도전형의 복수의 베이스 확산 영역,
    상기 각 베이스 확산 영역의 가장자리보다 내측 영역의 상기 각 베이스 확산 영역 내부의 표면 부근에 각각 형성되고, 상기 각 베이스 확산 영역보다 얕은 제 1 도전형의 소스 확산 영역,
    상기 각 베이스 확산 영역의 가장자리 부근으로서, 상기 각 베이스 확산 영역의 가장자리와 상기 각 소스 확산 영역의 가장자리 사이의 채널 영역,
    적어도 상기 각 채널 영역 상에 위치하는 게이트 절연막,
    상기 게이트 절연막 상에 위치하는 게이트 전극막, 및
    상기 각 베이스 확산 영역의 저면에 복수개씩 배치되고, 상기 각 베이스 확산 영역에 각각 접속된 복수의 제 2 도전형의 매립 영역을 구비하고,
    인접하는 2 개 1 조의 베이스 확산 영역 중, 일방의 베이스 확산 영역의 폭 방향 중앙 위치로부터 타방의 베이스 확산 영역의 폭 방향 중앙 위치까지의 사이로서, 베이스 확산 영역의 깊이보다 깊고, 매립 영역의 저면보다 얕은 범위에서는, 제 1 도전형의 불순물량과 제 2 도전형의 불순물량이 동일하게 되고,
    상기 매립 영역의 내부가 공핍층으로 채워지는 전압에서는, 상기 매립 영역과 상기 저항층 사이의 PN 접합부는 애벌런취 항복을 일으키지 않도록 설정되고,
    동일 상기 베이스 확산 영역의 저면에 인접하여 위치하는 상기 매립 영역 사이의 부분의 상기 저항층의 폭 (Wm1) 은, 상이한 상기 베이스 확산 영역의 저면에 각각 위치하고 서로 인접하는 상기 매립 영역의 사이에 끼인 부분의 상기 저항층의 폭 (Wm2) 보다 크게 형성된, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 각 베이스 확산 영역은 상기 폭 방향에 수직인 길이 방향을 갖고, 상기 길이 방향이 서로 평행하게 배치되고,
    상기 매립 영역은 상기 각 베이스 확산 영역의 길이 방향을 따라 서로 평행하게 배치된, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 각 매립 영역은 상기 저항층에 형성된 활성 홈과, 상기 활성 홈 내에 충전된 제 2 도전형의 반도체 재료를 갖는, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 각 매립 영역의 폭은 각각 동일한, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 각 매립 영역의 길이가 동일한, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 베이스 확산 영역을 둘러싸는 링 형상의 복수의 내압 홈과, 상기 내압 홈 내에 배치된 제 2 도전형의 반도체 재료를 갖는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소스 확산 영역과 상기 베이스 확산 영역에 전기적으로 접속된 소스 전극막을 갖는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 저항층의 상기 베이스 확산 영역이 형성된 면과는 반대측의 면에는, 상기 저항층과 동일한 도전형이며 상기 저항층보다 고농도인 드레인층이 배치된, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 저항층의 상기 베이스 확산 영역이 형성된 면과는 반대측의 면에는, 상기 저항층과는 반대인 도전형의 콜렉터층이 배치된, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 저항층의 상기 베이스 확산 영역이 형성된 면과는 반대측의 면에는, 상기 저항층과 쇼트키 접합을 형성하는 쇼트키 전극막이 배치된, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 저항층의 상기 베이스 확산 영역이 형성된 측의 표면에, 상기 저항층과 전기적으로 접속되고, 상기 소스 전극막과는 절연된 드레인 전극막이 배치된, 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3681741B2 (ja) * 2004-01-07 2005-08-10 新電元工業株式会社 半導体装置
JP6092680B2 (ja) * 2013-03-26 2017-03-08 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP6092749B2 (ja) * 2013-10-17 2017-03-08 新電元工業株式会社 半導体装置及び半導体装置の製造方法
CN108574012B (zh) * 2017-03-08 2021-12-24 无锡华润华晶微电子有限公司 超结vdmos器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169368A (ja) * 1985-09-10 1987-07-25 Tdk Corp 縦形半導体装置の製造方法
JPH0354868A (ja) * 1989-07-21 1991-03-08 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
JPH03155677A (ja) * 1989-08-19 1991-07-03 Fuji Electric Co Ltd 伝導度変調型ｍｏｓｆｅｔ
JPH03238871A (ja) * 1990-02-15 1991-10-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH07221192A (ja) * 1994-02-02 1995-08-18 Nissan Motor Co Ltd パワーｍｏｓｆｅｔ
JP2000077662A (ja) * 1998-09-02 2000-03-14 Hitachi Ltd 半導体スイッチング素子

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3636345B2 (ja) * 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
JP5134746B2 (ja) * 2001-09-20 2013-01-30 新電元工業株式会社 電界効果トランジスタの製造方法
US6521954B1 (en) * 2001-12-21 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP3681741B2 (ja) * 2004-01-07 2005-08-10 新電元工業株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169368A (ja) * 1985-09-10 1987-07-25 Tdk Corp 縦形半導体装置の製造方法
JPH0354868A (ja) * 1989-07-21 1991-03-08 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
JPH03155677A (ja) * 1989-08-19 1991-07-03 Fuji Electric Co Ltd 伝導度変調型ｍｏｓｆｅｔ
JPH03238871A (ja) * 1990-02-15 1991-10-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH07221192A (ja) * 1994-02-02 1995-08-18 Nissan Motor Co Ltd パワーｍｏｓｆｅｔ
JP2000077662A (ja) * 1998-09-02 2000-03-14 Hitachi Ltd 半導体スイッチング素子

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