TWI813420B

TWI813420B - 半導體結構

Info

Publication number: TWI813420B
Application number: TW111131255A
Authority: TW
Inventors: 陳侃昇; 吳祐承; 鄭乃倫; 魏雲洲; 許靜宜; 林志威
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2022-08-19
Filing date: 2022-08-19
Publication date: 2023-08-21
Also published as: TW202410377A

Abstract

一種半導體結構，包括一基底、一第一井區、一第二井區、一間隔區、一屏蔽結構、一摻雜區、一第一金屬結構以及一第二金屬結構。基底具有一第一導電型。第一井區形成於基底之中，並具有第一導電型。第二井區形成於基底之中，並具有一第二導電型。間隔區位於第一及第二井區之間，用以分隔第一及第二井區。屏蔽結構位於間隔區之上，並重疊間隔區。摻雜區形成於第二井區之中，並具有第二導電型。第一金屬結構電性連接摻雜區。第二金屬結構電性連接第一金屬結構。

Description

半導體結構

本發明是關於一種半導體結構，特別是關於一種具有屏蔽結構的半導體結構。

目前的積體電路(integrated circuit；IC)包括形成於半導體基底上的數百萬或數十億半導體元件。積體電路可取決於IC的應用，而使用許多不同類型的半導體結構器件。由於高壓半導體結構具有高崩潰電壓(breakdown voltage)，並可操作於高頻中，故經常應用於射頻(RF)元件中。另一方面，用以放大電流或電壓訊號的放大電路的元件、電路震盪器（oscillator）內部的元件、或是控制電路開關動作之開關元件的電晶體元件，更隨著半導體製程技術的進步而被應用作為高功率元件或高壓元件。

本發明之一實施例提供一種半導體結構，包括一基底、一第一井區、一第二井區、一間隔區、一屏蔽結構、一摻雜區、一第一金屬結構以及一第二金屬結構。基底具有一第一導電型。第一井區形成於基底之中，並具有第一導電型。第二井區形成於基底之中，並具有一第二導電型。間隔區位於第一及第二井區之間，用以分隔第一及第二井區。屏蔽結構位於間隔區之上，並重疊間隔區。摻雜區形成於第二井區之中，並具有第二導電型。第一金屬結構電性連接摻雜區。第二金屬結構電性連接第一金屬結構。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之半導體結構的俯視圖。第2圖為第1圖之半導體結構沿著虛線XX’部分的剖面圖。第2圖顯示，半導體結構100包括一基底110、井區120、150R、150L、間隔區140R、140L、一屏蔽結構S1R以及金屬層M1及M2。在一些實施例中，半導體結構100係為一高壓電晶體，可承受10伏特、數10伏特或千伏特的電壓。舉例而言，半導體結構100可應用於靜電放電(electrostatic discharge；ESD)保護電路中。

基底110具有一第一導電型。在一些實施例中，基底110係為體矽基底、絕緣體上矽基底、二元化合物半導體基底、三元化合物半導體基底或更高階化合物半導體基底。

井區120形成於基底110之中，並具有第一導電型。井區150R及150L形成於基底110之中，並具有一第二導電型。在本實施例中，井區150R與150L各自獨立。在一些實施例中，井區120、150R及150L是透過注入一或多種摻雜劑或離子佈植製程所形成。在本實施例中，第二導電型相對於第一導電型。舉例而言，第一導電型為P型，第二導電型為N型。在另一可能實施例中，第一導電型為N型，第二導電型為P型。

間隔區140R位於井區120與150R之間，用以分隔井區120與150R。在本實施例中，間隔區140R係為基底110的一部分。因此，間隔區140R的摻雜濃度接近基底110的摻雜濃度。在另一可能實施例中，間隔區140R係為一未摻雜區域(non-implanted area)。由於井區120及150R的雜質可能擴散進入間隔區140R，故在間隔區140R中，接近井區120的區域(如間隔區140R與井區120的交界處)具有第一導電型，並且接近井區150R的區域(如間隔區140R與井區150R的交界處)具有第二導電型。由於井區120與150R之一者具有P型導電型，而另一者具有N型導電型，故間隔區140R具有一PN接面(pn junction)。在其它實施例中，間隔區140R係為一封閉區域，包圍並圍繞井區150R。

間隔區140L位於井區120與150L之間，用以分隔井區120與150L。在本實施例中，間隔區140L係為基底110的一部分。因此，間隔區140L的摻雜濃度接近基底110的摻雜濃度。在另一可能實施例中，間隔區140L係為一未摻雜區域。在一些實施例中，井區120及150L的雜質可能擴散進入間隔區140L。因此，在間隔區140L中，接近井區120的區域(如間隔區140L與井區120的交界處)具有第一導電型，並且接近井區150L的區域(如間隔區140L與井區150L的交界處)具有第二導電型。由於井區120與150L之一者具有P型導電型，而另一者具有N型導電型，故間隔區140L具有一PN接面(pn junction)。在其它實施例中，間隔區140L係為一封閉區域，包圍並圍繞井區150L。

在一些實施例中，半導體結構100更包括摻雜區130、170R及170L。摻雜區130形成於井區120之中，並具有第一導電型。在此例中，摻雜區130的摻雜濃度高於井區120的摻雜濃度。在一可能實施例中，摻雜區130係為一環形結構，圍繞間隔區140R及140L。在一些實施例中，摻雜區130作為井區120的金屬接觸端。

摻雜區170R形成於井區150R之中，並具有第二導電型。在此例中，摻雜區170R的摻雜濃度高於井區150R的摻雜濃度。在一些實施例中，摻雜區170R作為一金屬接觸端。摻雜區170L形成於井區150L之中，並具有第二導電型。在此例中，摻雜區170L的摻雜濃度高於井區150L的摻雜濃度。在一些實施例中，摻雜區170L作為一金屬接觸端。

在一可能實施例中，井區120與摻雜區130具有P型導電型，井區150R及150L、摻雜區170R及170L具有N型導電型。在此例中，半導體結構100係為一高壓N型電晶體(HVNMOS)。摻雜區130作為高壓N型電晶體的基極(bulk)，摻雜區170R作為高壓N型電晶體的汲極(drain)或源極(source)，並且摻雜區170L作為高壓N型電晶體的源極或汲極。

在一些實施例中，半導體結構100更包括隔離結構F1~F6。隔離結構F1~F6可為淺溝槽隔離(shallow trench isolation；STI)結構、場氧化(field oxide)結構或矽局部氧化(local oxidation of silicon；LOCOS)結構。隔離結構F1位於基底110的上方，並延伸進入井區120。隔離結構F2位於基底110的上方，並延伸進入井區120、間隔區140L及井區150L。在此例中，隔離結構F2位於摻雜區130與170L之間，用以分隔摻雜區130與170L。隔離結構F3位於基底110的上方，並延伸進入井區150L。在此例中，隔離結構F3位於摻雜區170L與間隔區140L之間。隔離結構F4位於基底110的上方，並延伸進入井區150R。在此例中，隔離結構F4位於間隔區140R與摻雜區170R之間。隔離結構F5位於基底110的上方，並延伸進入井區150R、間隔區140R及井區120。在此例中，隔離結構F5位於摻雜區170R與130之間，用以分隔摻雜區170R與130。隔離結構F6位於基底110的上方，並延伸進入井區120。在一可能實施例中，隔離結構F1與F6構成一第一環形結構，圍繞摻雜區130。在其它實施例中，隔離結構F2與F5構成一第二環形結構，隔離結構F3與F4構成一第三環形結構。

在其它實施例中，半導體結構100更包括一閘極結構160。閘極結構160重疊井區150R、間隔區140R，井區120、間隔區140L及井區150L。在此例中，閘極結構160覆蓋隔離結構F3及F4的部分。在一些實施例中，閘極結構160包括一閘極介電層161以及設於閘極介電層161之上的閘極電極162。在此例中，閘極電極162作為高壓電晶體的閘極(gate)電極。當半導體結構100作為一電晶體，並且電晶體導通時，在閘極電極162覆蓋的井區120中，形成一通道(channel)。

金屬層M1包括金屬結構191~197。金屬結構191透過內連結構C1，電性連接摻雜區130。金屬結構192透過內連結構C2，電性連接摻雜區170L。金屬結構193透過內連結構C3，電性連接閘極結構160。金屬結構194透過內連結構C4，電性連接摻閘極結構160。金屬結構195透過內連結構C5，電性連接摻雜區170R。金屬結構196重疊部分隔離結構F5以及隔離結構F5下方的間隔區140R。在本實施例中，金屬結構196作為屏蔽結構S1R，用以避免外部的電壓影響井區150R與120之間的接面電壓。金屬結構197透過內連結構C7，電性連接摻雜區130。

金屬層M2包括金屬結構180L及180R。金屬結構180L透過內連結構V1，電性連接金屬結構192。金屬結構180R透過內連結構V2，電性連接金屬結構195。金屬層M2位於金屬層M1的上方。換句話說，金屬層M2比金屬層M1更遠離基底110。在一些實施例中，金屬結構180L作為高壓電晶體的源極電極或汲極電極，金屬結構180R作為高壓電晶體的汲極電極或源極電極。

舉例而言，假設金屬結構180R接收一第一電壓，金屬結構180L接收一第二電壓。當第一電壓高於第二電壓時，由於電流係由金屬結構180R，經過半導體結構100，流向金屬結構180L，故金屬結構180R作為一汲極，而金屬結構180L作為一源極。同樣地，當第一電壓低於第二電壓時，由於電流係由金屬結構180L，經過半導體結構100，流向金屬結構180R，故金屬結構180L作為一汲極，而金屬結構180R作為一源極。

在一實施例中，屏蔽結構S1R位於金屬結構180R與隔離結構F5覆蓋的間隔區140R之間。當金屬結構180R作為一汲極接收到高電壓時，金屬結構180R的電壓可能造成摻雜區130與170R之間的PN接面(PN junction)提早導通。然而，由於屏蔽結構S1R覆蓋高壓電晶體的汲極與基極之間的PN接面，故可避免金屬結構180R的電壓影響摻雜區130與170R之間的PN接面電壓。在一些實施例中，藉由屏蔽結構S1R，可大幅提高半導體結構100的崩潰電壓(breakdown voltage)。

本發明並不限定屏蔽結構S1R的電壓位準。在一可能實施例中，屏蔽結構S1R的電壓位準相同於摻雜區130的電壓位準，或是等於一接地電壓(ground)。在另一可能實施例中，不施加電壓至屏蔽結構S1R。因此，屏蔽結構S1R的電壓位準為一浮動位準(floating)。

在第1圖中，屏蔽結構S1R重疊間隔區140R的部分，但並非用以限制本發明。當屏蔽結構S1R重疊間隔區140R的面積愈大時，愈能避免金屬結構180R的電壓影響井區150R與120之間的PN接面電壓。

第3圖為第1圖之半導體結構沿著虛線XX’部分的另一剖面圖。第3圖相似第2圖，不同之處在於，第3圖的屏蔽結構S1R’包括金屬結構196以及一電極層163。為凸顯第3圖與第2圖的差異，第3圖省略部分相同於第2圖的符號。

由第3圖可知，金屬結構196透過內連結構C6，電性連接電極層163。電極層163設置於隔離結構F5之上，並接觸隔離結構F5。在本實施例中，電極層163重疊隔離結構F5覆蓋的間隔區140R。在一可能實施例中，電極層163係包括矽或多晶矽(polysilicon)。電極層163較佳為摻雜摻質以降低其片電阻(sheet resistance)。在其他實施例中，電極層163係包括非晶矽(amorphous silicon)。此外，電極層163表面也可以選擇形成金屬或金屬矽化物。

第4圖為本發明之半導體結構的另一俯視圖。第4圖相似第1圖，不同之處在於，第4圖的屏蔽結構S2R係為一倒C形狀。為凸顯第4圖與第1圖的差異，第4圖省略部分相同於第1圖的符號。如第4圖所示，屏蔽結構S2R重疊間隔區140R的三相鄰側。在本實施例中，屏蔽結構S2R包括結構B1、A及B2。為方便分辨結構B1、A及B2的範圍，結構B1、A及B2係以不同的斜線標示。

如第4圖所示，結構B1重疊間隔區140R的第一側E1的部分。結構A重疊間隔區140R的第一側E1的部分以及第二側E2。在本實施例中，結構A的形狀相似於第2圖的屏蔽結構S1R的形狀。結構B2重疊間隔區140R的第二側E2的部分以及第三側E3的部分。在此例中，結構B1的面積小於結構B2的面積。在一可能實施例中，結構A與B2的交界處對齊金屬結構180的下邊緣181R。在一些實施例中，屏蔽結構S2R位於第2圖的金屬層M1中。換句話說，屏蔽結構S2R係為金屬層M1的一金屬結構。

在其它實施例中，結構A、B1及B2之至少一者的結構相似於第2圖的屏蔽結構S1R。在此例中，結構A、B1及B2之至少一者係為金屬層M1裡的一金屬結構。在另一可能實施例中，結構A、B1及B2之至少一者的結構相似於第3圖的屏蔽結構S1R’。在此例中，結構A、B1及B2之至少一者包括金屬層M1裡的一金屬結構以及一電極層(如163)。在此例中，電極層電性連接相對應的金屬結構。

在一些實施例中，結構A、B1及B2之一者的結構相似於第2圖的屏蔽結構S1R，並且結構A、B1及B2之另一者的結構相似於第3圖的屏蔽結構S1R’。換句話說，結構A、B1及B2之一者的結構可能不同於另一者的結構。舉例而言，結構A係由金屬層M1裡的一第一金屬結構所構成，而結構B1係由金屬層M1裡的一第二金屬結構以及金屬層M1外的一電極層所構成。在此例中，第一金屬結構電性連接第二金屬結構。

第5圖為第4圖之半導體結構400沿著虛線YY’部分的剖面圖。在本實施例中，隔離結構F7位於基底110的上方，並延伸進入井區120。隔離結構F8位於基底110的上方，並延伸進入井區120、間隔區140R_E1及井區150R。間隔區140R_E1係指第4圖的間隔區140R的第一側E1的部分區域。隔離結構F9位於基底110的上方，並延伸進入井區150R、間隔區140R_E3及井區120。間隔區140R_E3係指第4圖的間隔區140R的第三側E3的部分區域。隔離結構F10位於基底110的上方，並延伸進入井區120。在一些實施例中，隔離結構F7與F10構成一第一環形結構，圍繞摻雜區130。另外，隔離結構F8與F9構成一第二環形結構，圍繞摻雜區170R。在其它實施例中，隔離結構F7與F10所構成的第一環形結構即為第2圖的隔離結構F1與F6所構成的第一環形結構。另外，隔離結構F8與F9所構成的第二環形結構相同於第2圖的隔離結構F2與F5所構成的第二環形結構。

在其它實施例中，金屬層M1更包括金屬結構198~202。金屬結構198透過內連結構C8，電性連接摻雜區130。金屬結構199重疊部分隔離結構F8及部分間隔區140R_E1。在本實施例中，金屬結構199係為屏蔽結構S2R的結構B1。金屬結構200透過內連結構C10_1及C10_2，電性連接摻雜區170R。金屬結構201重疊部分隔離結構F9及部分間隔區140R_E3。在本實施例中，金屬結構201係為屏蔽結構S2R的結構B2。金屬結構202透過內連結構C12，電性連接摻雜區130。在一些實施例中，金屬層M2包括金屬結構180R。金屬結構180R透過內連結構V3_1及V3_2，電性連接金屬結構200。

第6圖為第4圖之半導體結構400沿著虛線YY’部分的另一剖面圖。第6圖相似第5圖，不同之處在於，第6圖的結構B1’包括金屬結構199以及一電極層164，結構B2’包括金屬結構201以及一電極層165。為凸顯第6圖與第5圖的差異，第6圖省略部分相同於第5圖的符號。

由第6圖可知，金屬結構199透過內連結構C9，電性連接電極層164。電極層164設置於隔離結構F8之上，並接觸隔離結構F8。在本實施例中，電極層164重疊間隔區140R_E1。金屬結構201透過內連結構C11，電性連接電極層165。電極層165設置於隔離結構F9之上，並接觸隔離結構F9。在本實施例中，電極層165重疊間隔區140R_E3。

第7圖為本發明之半導體結構的另一俯視圖。第7圖相似第4圖，不同之處在於，第7圖的半導體結構700更包括屏蔽結構S3及S4。由於第7圖的屏蔽結構S2R的特性相似於第4圖的屏蔽結構S2R的特性，故不再贅述。另外，為凸顯第7圖與第4圖的差異，第7圖省略部分相同於第4圖的符號。

在本實施例中，屏蔽結構S3及S4重疊間隔區140R及140L的兩相鄰側以及摻雜區130。在本實施例中，屏蔽結構S3及S4的面積及形狀相似，但並非用以限制本發明。在其它實施例中，屏蔽結構S3的面積或形狀可能不同於屏蔽結構S4的面積或形狀。在一些實施例中，屏蔽結構S2R、S3及S4位於第2圖的金屬層M1中。換句話說，屏蔽結構S2R、S3及S4係為金屬層M1的金屬結構。

第8圖為本發明之半導體結構的另一俯視圖。第8圖相似第1圖，不同之處在於，第8圖的半導體結構800多了一屏蔽結構S1L。為凸顯第8圖與第1圖的差異，第8圖省略部分相同於第1圖的符號。如第8圖所示，屏蔽結構S1L與S1R對稱設置。屏蔽結構S1L重疊間隔區140L。屏蔽結構S1R重疊間隔區140R。在本實施例中，屏蔽結構S1L位於金屬結構180L與間隔區140L之間，並覆蓋間隔區140L的一側，屏蔽結構S1R位於金屬結構180R與間隔區140R之間，並覆蓋間隔區140R的一側。由於第8圖的屏蔽結構S1L的特性與第1圖的屏蔽結構S1R的特性相似，故不再贅述。

在其它實施例中，屏蔽結構S1L與S1R位於同一金屬層中。以第2圖為例，屏蔽結構S1L可能位於金屬層M1中。在此例中，屏蔽結構S1L重疊隔離結構F2下方的間隔區140L。屏蔽結構S1L可避免金屬結構180L的電壓影響井區120與150L之間的接面電壓。在其它實施例中，屏蔽結構S1L相似於第3圖的屏蔽結構S1R’。在此例中，屏蔽結構S1L的電極層係位於隔離結構F2之上，並直接接觸隔離結構F2。

第9圖為本發明之半導體結構的另一俯視圖。第9圖相似第4圖，不同之處在於，第9圖的半導體結構900多了一屏蔽結構S2L。為凸顯第9圖與第4圖的差異，第9圖省略部分相同於第4圖的符號。

如第9圖所示，屏蔽結構S2L與S2R對應設置。在此例中，屏蔽結構S2L係為一正C形狀，屏蔽結構S2R係為一倒C形狀。在本實施例中，屏蔽結構S2L重疊間隔區140L的三相鄰側，屏蔽結構S2R重疊間隔區140R的三相鄰側。由於屏蔽結構S2L相似於第4圖的屏蔽結構S2R，故不再贅述。在一些實施例中，屏蔽結構S2L也可設置於第7圖中。

在本實施例中，屏蔽結構位於金屬層M2與間隔區(如140R或140L)之間，用以避免金屬層M2的電壓影響間隔區的PN接面的電壓，故可大幅提高半導體結構的崩潰電壓。本發明並不限定屏蔽結構的數量。在一可能實施例中，屏蔽結構設置於電晶體的基極與汲極的上方，並覆蓋基極與汲極之間的間隔區(如140R)。在另一可能實施例中，一第一屏蔽結構設置於電晶體的基極與汲極的上方，並覆蓋基極與汲極之間的間隔區(如140R)，一第二屏蔽結構設置於電晶體的基極與汲極的上方，並覆蓋基極與汲極之間的間隔區(如140L)。

本發明亦不限定屏蔽結構的架構。在一可能實施例中，屏蔽結構係為一金屬層(如第2圖的M1)裡的一金屬結構(如S1R)。在另一可能實施例中，屏蔽結構包括一金屬層(如M1)裡的一金屬結構(如S1R)以及一電極層(如第3圖的163)。本發明並不限定屏蔽結構的電壓位準。在一可能實施例中，屏蔽結構電壓位準等於基極的電壓位準、一接地位準、或是一浮動位準。

第10A及10B圖為具有不同屏蔽結構的半導體結構的崩潰電壓的示意圖。第10A圖呈現具有第3圖的屏蔽結構S1R’的半導體結構的汲極電壓變化。第10B圖呈現具有第2圖的屏蔽結構S1R的半導體結構的汲極電壓變化。

在第10A圖中，曲線1002表示不具有第3圖的屏蔽結構S1R’的半導體結構的汲極電壓。在此例中，如果沒有屏蔽結構覆蓋間隔區(如140R)，半導體結構的崩潰電壓約為93.5V(如曲線1002所示)。

然而，如果間隔區(如140R)被一屏蔽結構所覆蓋時，則可提高半導體結構的崩潰電壓。以第4圖為例，當屏蔽結構S2R僅具有結構A，並且結構A包括一金屬層(如M1)裡的一金屬結構(如第3圖的196)以及一電極層(如第3圖的163)時，則半導體結構的崩潰電壓約為101V(如曲線1004所示)。當屏蔽結構S2R具有結構A、B1及B2，並且結構A、B1及B2相似第3圖的屏蔽結構S1R’時，則半導體結構的崩潰電壓約為103V(如曲線1006所示)。在第7圖中，當屏蔽結構S2R及S3覆蓋間隔區140R及140L時，則半導體結構的崩潰電壓約為109V(如曲線1008所示)。因此，當屏蔽結構覆蓋間隔區的面積愈大時，半導體結構的崩潰電壓愈高。

在第10B圖中，曲線1012表示不具有第1圖的屏蔽結構S1R的半導體結構的汲極電壓。在此例中，如果沒有屏蔽結構覆蓋間隔區(如140R)，半導體結構的崩潰電壓約為93.5V，如曲線1012所示。然而，如果第4圖所示的屏蔽結構S2R覆蓋間隔區140R，且屏蔽結構S2R僅包括一金屬層(如M1)裡的一金屬結構(如第3圖的196)時，半導體結構的崩潰電壓約為101V(如曲線1014所示)。如果第7圖所示的屏蔽結構S2R及S3覆蓋間隔區140R及140L，且屏蔽結構S2R及S3相似於第2圖的屏蔽結構S1R時，半導體結構的崩潰電壓約為105V(如曲線1016所示)。在此例中，半導體結構的崩潰電壓與屏蔽結構的組成有關。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、400、700、800、900:半導體結構 110:基底 120、150R、150L:井區 140R、140L:間隔區 S1R、S1R’、S2R、S3、S4、S1L、S2L:屏蔽結構 M1、M2:金屬層 130、170R、170L:摻雜區 160:閘極結構 161:閘極介電層 162:閘極電極 163~165:電極層 180L、180R:金屬結構 XX’、YY’:剖面線 191~202:金屬結構 F1~F10:隔離結構 C1~C12、C10_1、C10_2:內連結構 V1、V2、V3_1、V3_2:內連結構 A、B1、B2、B1’、B2’:結構

第1圖為本發明之半導體結構的俯視圖。第2圖為第1圖之半導體結構沿著虛線XX’部分的剖面圖。第3圖為第1圖之半導體結構沿著虛線XX’部分的另一剖面圖。第4圖為本發明之半導體結構的另一俯視圖。第5圖為第4圖之半導體結構沿著虛線YY’部分的剖面圖。第6圖為第4圖之半導體結構沿著虛線YY’部分的另一剖面圖。第7圖為本發明之半導體結構的另一俯視圖。第8圖為本發明之半導體結構的另一俯視圖。第9圖為本發明之半導體結構的另一俯視圖。第10A及10B圖為具有不同屏蔽結構的半導體結構的汲極電壓示意圖。

100:半導體結構

110:基底

120、150R、150L:井區

140R、140L:間隔區

S1R:屏蔽結構

130、170R、170L:摻雜區

160:閘極結構

180L、180R:金屬結構

XX’:剖面線

Claims

一種半導體結構，包括：一基底，具有一第一導電型；一第一井區，形成於該基底之中，並具有該第一導電型；一第二井區，形成於該基底之中，並具有一第二導電型；一第一間隔區，位於該第一及第二井區之間，用以分隔該第一及第二井區；一第一屏蔽結構，位於該第一間隔區之上，並重疊該第一間隔區；一第一摻雜區，形成於該第二井區之中，並具有該第二導電型；一第一金屬層，具有一第一金屬結構，電性連接該第一摻雜區；一第二金屬層，具有一第二金屬結構，電性連接該第一金屬結構；以及一隔離結構，重疊部份該第一井區及部份該第二井區。
如請求項1之半導體結構，其中該第二金屬結構重疊該第一屏蔽結構。
如請求項1之半導體結構，其中該第一金屬層更包括：一第三金屬結構，作為該第一屏蔽結構。
如請求項3之半導體結構，更包括：一電極層，位於該隔離結構的上方，並電性連接該第三金屬結構；其中該第一屏蔽結構包括該第三金屬結構及該電極層，其中該隔離結構位於該第一井區、該第一間隔區及該第二井區的上方，並重疊該第一間隔區。
如請求項1之半導體結構，更包括：一第三井區，形成於該基底之中，並具有該第二導電型；一第二間隔區，位於該第一及第三井區之間，用以分隔該第一及第三井區；以及一第二屏蔽結構，位於該第二間隔區之上，並重疊該第二間隔區。
如請求項5之半導體結構，其中該第一金屬層更具有一第四金屬結構，該第四金屬結構作為該第二屏蔽結構，該第二金屬層更包括一第五金屬結構，該第二屏蔽結構位於該第五金屬結構與該第二間隔區之間。
如請求項5之半導體結構，其中該第一屏蔽結構覆蓋該第二井區的部分，該第二屏蔽結構覆蓋該第三井區的部分。
如請求項7之半導體結構，其中該第一間隔區圍繞該第二井區，該第二間隔區圍繞該第三井區。
如請求項8之半導體結構，更包括：一第二摻雜區，位於該第三井區之中，並具有該第二導電型；以及一閘極結構，重疊該第二井區、該第一間隔區、該第一井區、該第二間隔區及該第三井區。
如請求項5之半導體結構，更包括：一第三屏蔽結構，重疊該第一及第二間隔區。