TWI719072B - 高電壓半導體裝置 - Google Patents

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詹智元
陳益民
張震謙
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Abstract

在某些實施例中，一種半導體裝置包含一電晶體、一隔離組件及一導電層。該電晶體包含一源極區及一汲極區。該隔離組件環繞該源極區。該導電層經組態用於該汲極區之互連。導電組件位於該導電層與該隔離組件之間，經組態以屏蔽該隔離組件以免遭該隔離組件上方之一電場影響。

Description

高電壓半導體裝置
本揭露係關於高電壓半導體裝置。
高電壓或超高電壓金屬氧化物半導體(MOS)電晶體裝置已廣泛用於各種應用。超高電壓金屬氧化物半導體場效應電晶體(MOSFET)通常製作有共面的汲極區及源極區。一般而言，一超高電壓MOS電晶體裝置可承受數百伏特(諸如300伏特或300伏特以上)之一汲極電壓。
某些實施例具有以下構件及/或優點之一者或其之一組合。在某些實施例中，一半導體裝置包含一電晶體、一隔離組件及一導電層。該電晶體包含一源極區及一汲極區。該隔離組件環繞該源極區。該導電層經組態用於該汲極區之互連。導電組件位於該導電層與該隔離組件之間，經組態以屏蔽該隔離組件以免遭該隔離組件上方之一電場影響。 在某些實施例中，一半導體裝置包含一電晶體、一隔離組件及一導電組件。該電晶體包含一第二井內之一第一井中之一源極區及該第二井中之一汲極區。該隔離組件環繞該源極區。該導電組件經組態以促進電荷累積在該第二井中。該電荷具有與該第二井之大部分載子相同之一電類型。 在某些實施例中，一半導體裝置包含一NMOS電晶體、一第一導電組件及一第二導電組件。該NMOS電晶體包含一n井中之一p井中之一源極區及該n井中之一汲極區。隔離組件環繞該源極區。該第一導電組件經組態以促進負電荷累積在該n井中。該負電荷具有與該n井之大部分載子相同之一電類型。該第二導電組件經組態以促進該負電荷累積在該n井中。
以下揭露內容提供用於實施本發明之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅係實例且並不意欲係限制性的。舉例而言，以下說明中的一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸地形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰之目的且本身不指定所論述之各種實施例及/或組態之間的一關係。 圖1A係根據本揭露之某些實施例之一半導體裝置1之一佈局俯視圖。參考圖1A，半導體裝置1包含一電晶體M，該電晶體包含一汲極區12、一閘極16及一源極區14。在本實施例中，汲極區12採取一圓之形式，而源極區14及閘極16採取一環之形式。此外，汲極區12由閘極16環繞，該閘極又由源極區14環繞。此外，源極區14由一隔離組件18環繞。隔離組件18經組態以隔離源極區14與另一電子組件(諸如另一電晶體)之間的電連通。 閘極16耦合至用於互連之一第一導電層M1，源極區14耦合至用於互連之一第二導電層M2，且汲極區12耦合至用於互連之第二導電層M2。此外，提供包含拾取區D、S及G之與電晶體M分離之一連接區域7以促進分別與汲極區12、源極區14及閘極16之互連。 第一導電層M1之一部分在環形閘極16上方採取一不連續環之形式。此外，第二導電層M2之一部分在汲極區12與連接區域7之間沿AA'方向延伸。注意，若第二導電層M2在不連續區段處與第一導電層M1重疊，則將發生第二導電層M2與第一導電層M1之間的一非所要耦合效應。為了避免此一問題，在第二導電層M2與第一導電層M1重疊之情況下，移除第一導電層M1。 在電晶體M之操作期間，一電流可流動穿過第二導電層M2且建立一相對強電場，其可導致對源極區14之電壓位準之降級。為了緩解或消除該降級，將一導電組件19放置於隔離組件18上或該隔離組件上方，此將參考圖1B詳細闡述。 在一實施例中，電晶體M包含一金屬氧化物半導體場效應電晶體(MOSFET)。在另一實施例中，電晶體M包含能夠以700伏特或700伏特以上操作之一高電壓MOSFET。另一選擇係，電晶體M包含雙載子接面電晶體(BJT)、互補式MOS (CMOS)電晶體等。此外，電晶體M可用於一功率裝置(諸如一功率二極體及一閘流體)中。在一實施例中，隔離組件18包含一淺溝槽隔離(STI)結構。在另一實施例中，隔離組件18包含一矽局部氧化(LOCOS)結構。在又一實施例中，隔離組件18包含一場氧化物(FOX)結構。 圖1B係根據本揭露之某些實施例之如圖1A中所展示之半導體裝置1沿著一線A-A'截取之一剖面圖。參考圖1B，除電晶體M、隔離組件18及導電組件19之外，半導體裝置1亦包含一基板10以及井區11及13。 電晶體M之汲極區12形成於基板10中之井11中。此外，電晶體M之源極區14形成於井11內之井13中。此外，電晶體M之閘極16放置於井11上方且在一隔離組件17上延伸。一通道區15定義於閘極16下方在井11中的汲極區12與源極區14之間。井13之摻雜物類型與井11之摻雜物類型相對。舉例而言，當井13係p型時，井11則係n型。另一選擇係，當井13係n型時，井11則係p型。在某些實施例中，井11係一高電壓n井。類似於隔離組件18，隔離組件17可包含一STI、LOCOS及FOX結構中之一者。 汲極區12透過一接點121、第一導電層M1、一通路123及第二導電層M2而耦合至圖1A中所展示之連接區域7。隔離組件17定義汲極區12之一長度。 在某些實施例中，基板10包含矽鍺、鎵砷、矽碳或其他適合半導體材料。在某些實施例中，基板10進一步包含經摻雜區(諸如一P井及一N井(未展示))。在某些其他實施例中，基板10進一步包含其他構件(諸如一埋入式層或一磊晶層)。此外，在某些實施例中，基板10係絕緣體上半導體(諸如絕緣體上矽(SOI))。在其他實施例中，半導體基板10包含一經摻雜磊晶層、一梯度半導體層，或進一步包含上覆於一不同類型之另一半導體層上之一半導體層(諸如一矽鍺層上之一矽層)。在某些其他實例中，一化合物半導體基板包含一多層矽結構，或一矽基板可包含一多層化合物半導體結構。在某些實施例中，基板10可包含其他元素半導體(諸如鍺及金剛石)。在某些實施例中，基板10包含一化合物半導體(諸如碳化矽、砷化鎵、砷化銦或磷化銦)。 另外，基板10摻雜有一p型摻雜物，且汲極區12及源極區14摻雜有一n型摻雜物。如此，基板10、汲極區12及源極區14定義一n型半導體裝置(諸如一n通道金屬氧化物半導體場效應電晶體(MOSFET))。另一選擇係，舉例而言，基板10摻雜有一n型摻雜物，且汲極區12及源極區14摻雜有一p型摻雜物。如此，基板10、汲極區12及源極區14定義一p型半導體裝置(諸如一p通道金屬氧化物半導體場效應電晶體(MOSFET))。 應注意，一汲極區及一源極區可取決於施加至其之一電壓而互換。在一n型金屬氧化物半導體場效應電晶體(NMOS)中，一汲極接收一第一電壓，且一源極接收低於該第一電壓之一第二電壓。在一p型金屬氧化物半導體場效應電晶體(PMOS)中，一汲極接收一第一電壓，且一源極接收高於該第一電壓之一第二電壓。 放置於隔離組件18上之導電組件19經組態以緩解由第二導電層M2建立之一電場對隔離組件18之影響。特定而言，當(舉例而言)回應於一脈衝訊號而啟用電晶體M時，一電流可自汲極區12流動至第二導電層M2。因此，第二導電層M2中之電子建立電場，該電場影響電晶體M (尤其係隔離組件18)之電特性。在將導電組件19放置於第二導電層M2與隔離組件18之間之情況下，由導電組件19屏蔽隔離組件18以免遭該電場影響。有效地，減弱或甚至消除電場對隔離組件18之影響。 下文藉助於不具有導電組件19之一現有方法與電晶體M之間的比較而論述此導電組件19之優點。在不具有一保護層(或一阻障層) (諸如導電組件19)之某些現有電晶體中，由一互連結構(諸如第二導電層M2)建立之一電場將不利地影響毗鄰於電晶體之一源極區而放置之一隔離組件(諸如隔離組件18)。因此，可極有可能發生源極區處之電壓位準之嚴重降級。 針對現有電晶體之一實例，假定半導體裝置1並不具備導電組件19。假定基板10係一p型基板，井11係一n井且井13係一p井。由於電場歸因於一超高電壓而係極強的，因此n井11中之負電荷歸因於量子機械直接穿隧或福勒-諾德海姆(fowler-nordheim)穿隧而由電場加速、自n井11注入至隔離組件18且陷獲於隔離組件18中。隔離組件18中之所陷獲負電荷使隔離組件18附近之n井11空乏，從而在n井11中產生正電荷。因此，在隔離組件18下方之n井11中發生穿通，從而導致自p井13經由隔離組件18下方之n井11朝向基板10之洩漏，如由一洩漏電流路徑PA所指示。因此，當啟用電晶體M時，源極區14處之電壓位準降低(亦即，降級)。 在圖1B中，鑒於基板10係一p型基板，井11係一n井且井13係一p井之事實，由於電場在電晶體M之操作期間在施加一相對高電壓時被屏蔽，因此n井11中之負電荷不會被電場加速且因此不會自n井11注入至隔離組件18。負電荷仍保留於n井11中。因此，在隔離組件18下方之n井11中不發生空乏，且在隔離組件18下方之n井11中不發生穿通。有效地，自p井13至基板10之此洩漏電流路徑PA不存在。因此，源極區14處之電壓位準可實質上保持完好無損，且因此，當啟用電晶體M時不發生降級。 在本實施例中，導電組件19放置於整個隔離組件18上。亦即，導電組件19覆蓋隔離組件18之大約100％。在另一實施例中，導電組件19覆蓋隔離組件18之一部分。舉例而言，導電組件19可覆蓋隔離組件18之大約20％。另一選擇係，導電組件19可覆蓋隔離組件18之大約50％。覆蓋區域越大，所達成之抗降級效能越佳。因此，覆蓋整個隔離組件18之導電組件19具有比覆蓋隔離組件18之20％之導電組件更佳之效能。在某些實施例中，導電組件19經延伸以與毗鄰於隔離組件18之源極區14之一部分重疊。 圖2係根據本揭露之某些實施例之一半導體裝置2之一圖式。參考圖2，半導體裝置2類似於參考圖1B所闡述且所圖解說明之半導體裝置1，惟(舉例而言)半導體裝置2包含一電壓源27除外。 電壓源27經組態以將一電壓Vs提供至導電組件19。由於充當一屏蔽組件之導電組件19之電壓位準係Vs，因此增強電晶體M之一源極浮動能力(SFC)，如下文將進一步論述。源極浮動能力係指一電晶體之一源極端子可浮動之一電壓位準。電晶體之源極端子處之電壓位準越高，源極浮動能力越佳。 假定基板10係一p型基板，井11係一n井且井13係一p井，n井13中之大部分載子係電子，而p井11中之大部分載子係電子電洞。當將電壓Vs施加至導電組件19時，導電組件19將負電荷自參考接地GND誘導穿過基板10到達n井11。負電荷累積在n井11中。特定而言，升高至電壓位準Vs之導電組件19促進負電荷累積在毗鄰於p井13的n井11之一部分中。負電荷具有與n井11中之大部分載子相同之電類型。因此，在導電組件19被偏壓之一條件下的n井11中之負型電荷之量大於在導電組件19係浮動之一條件下的n井11中之負型電荷之量。所累積負型電荷促進阻塞洩漏電流路徑PA。有效地，增強源極浮動能力。 經增強源極浮動能力使電晶體M之源極能夠以一較高電壓位準操作且使電晶體M能夠係更功率高效的。特定而言，當停用電晶體M時，處於一較高位準處的電晶體M之源極電壓致使電晶體M之閘極至源極電壓(VGS)相應地降低。因此，減小或甚至消除來自經停用電晶體M之洩漏電流，且電晶體M不具有由洩漏電流引起之寄生功率耗散。半導體裝置2不僅防止電晶體M之源極區14處之電壓位準之降級，而且增強源極浮動能力。 在某些現有功率裝置中，一超高電壓NMOS電晶體用作一開關以將功率裝置選擇性地連接至一超高供應電壓(諸如600伏特(V)或甚至800 V)。超高電壓NMOS電晶體之一汲極端子通常將接收超高供應電壓且因此經設計以耐受該超高供應電壓。因此，熟習此項技術者將專注於汲極端子之電特性之設計，且可忽視超高電壓NMOS電晶體之源極端子。因此，現有超高電壓NMOS電晶體之源極浮動能力可為非所要的或相對差的。因此，現有超高電壓NMOS電晶體具有一洩漏電流路徑(諸如先前所論述之洩漏電流路徑PA)以允許一洩漏電流在其中流動，因此在特定操作條件下產生功率耗散。 圖3係根據本揭露之某些實施例之一半導體裝置3之一圖式。參考圖3，半導體裝置3類似於參考圖1B所闡述且所圖解說明之半導體裝置1，惟(舉例而言)半導體裝置3用一導電組件41替代導電組件19除外。 不同於放置於隔離組件18上之導電組件19，導電組件41放置於隔離組件18上方。導電組件41經組態以緩解由第二導電層M2建立之一電場對隔離組件18之影響。出於如圖1B之實施例中所提供之類似原因，由於導電組件41放置於第二導電層M2與隔離組件18之間，因此由導電組件41屏蔽隔離組件18以免遭該電場影響。有效地，減弱或甚至消除電場對隔離組件18之影響。因此，緩解或甚至消除對源極區14處之一電壓位準之降級。 此外，在某些實施例中，導電組件41經延伸以與毗鄰於隔離組件18的源極區14之一部分重疊。有效地，可避免非所要效應(諸如由可包含LOCOS結構或FOX結構之隔離組件18之邊緣處之一鳥喙狀部(bird’s beak)引起之尖端放電)。 圖4係根據本揭露之某些實施例之一半導體裝置4之一圖式。參考圖4，半導體裝置4類似於參考圖3所闡述且所圖解說明之半導體裝置3，惟(舉例而言)半導體裝置4進一步包含一電壓源27除外。 電壓源27經組態以將一電壓Vs提供至導電組件41。升高至電壓Vs之導電組件41促進電荷累積在井11中。因此，增強電晶體M之源極浮動能力(SFC)。出於如圖2之實施例中所提供之類似原因，由於經增強源極浮動能力，因此減小或甚至消除經停用電晶體M中之洩漏電流，且因此電晶體M不具有由該洩漏電流引起之寄生功率耗散。因此，半導體裝置4不僅防止對電晶體M之源極區14之電壓位準之降級，而且增強源極浮動能力。 圖5A係根據本揭露之某些實施例圖解說明電晶體M及一現有電晶體之源極浮動能力之一圖式。參考圖5A，水平軸表示以伏特為單位之一源極電壓(Vs)，且垂直軸表示以安培(A)為單位之一洩漏電流(Is)。曲線P表示一現有電晶體之特性，而曲線Q表示如圖2中所展示之電晶體M之特性。在現有電晶體中，一電場在未被一保護層減弱之情況下直接影響緊挨該現有電晶體之一源極區之一隔離組件，且該隔離組件並未由一電壓偏壓。 如由曲線P所指示，現有電晶體之洩漏電流Is並不顯著地增加，直至現有電晶體之源極電壓達到21 V為止。因此，現有電晶體之源極浮動能力經判定為大約21 V。相比而言，如由曲線Q所指示，電晶體M之洩漏電流Is並不顯著地增加，直至電晶體M之源極電壓Vs達到高達54 V為止。因此，電晶體M之源極浮動能力經判定為大約54 V (其係21 V的大約2.5倍)。明顯地，電晶體M之源極浮動能力比現有電晶體之源極浮動能力更佳。因此，出於如上文所提及之相同原因，電晶體M能夠增強SFC且不具有由一洩漏電流引起之寄生功率耗散。 圖5B係根據本揭露之某些實施例圖解說明電晶體M及一現有電晶體之源極浮動能力之一圖式。曲線P'表示一現有電晶體之特性，而曲線Q'表示如圖2中所展示之電晶體M之特性。啟用現有電晶體及電晶體M。如由曲線P'所指示，在啟用現有電晶體之後，該現有電晶體之源極浮動能力自大約21 V急劇下降至大約6 V。此現象被稱為「降級」。相反地，如由曲線Q'所指示，電晶體M之源極浮動能力保持處於大約54 V處而不會降級。因此，電晶體M能夠緩解降級問題且增強SFC。 圖6A係根據本揭露之某些實施例之一半導體裝置6之一佈局俯視圖。參考圖6A，半導體裝置6類似於參考圖1A所闡述且所圖解說明之半導體裝置1，惟(舉例而言)不存在用以將一電晶體M之一汲極區12耦合至任一連接區域7之第二導電層M2除外。第二導電層M2採取一環之形式。此外，第一導電層M1亦採取一環之形式。此外，如與圖1A中所展示之佈局相比，不移除第一導電層M1。 由於無第二導電層M2延伸跨越隔離組件18，因此不可能發生降級問題。然而，如先前所論述，當將一電壓施加至環繞源極區14之導電組件19時，仍可增強電晶體M之源極浮動能力。在本實施例中，導電組件19係環繞源極區14之一連續環。在另一實施例中，導電組件19係一非連續環。 圖6B係根據本揭露之某些實施例之如圖6A中所展示之半導體裝置6沿著一線A-B截取之一剖面圖。參考圖6B，半導體裝置6類似於參考圖2所闡述且所圖解說明之半導體裝置2，惟(舉例而言)半導體裝置6不具有沿A-B方向延伸跨越隔離組件18之第二導電層M2除外。 電壓源27經組態以將一電壓Vs提供至導電組件19。充當一屏蔽組件且升高至電壓位準Vs之導電組件19促進電荷累積在井11中。因此，增強電晶體M之源極浮動能力(SFC)。出於圖2之實施例中所提供之類似原因，由於經增強源極浮動能力，因此減小或甚至消除停用時電晶體M中之洩漏電流。因此，電晶體M不具有由該洩漏電流引起之寄生功率耗散。 此外，導電組件19與源極區14和一導電層142 (舉例而言，第一導電層M1之一部分)之間的一接點141間隔開達一距離W1。另外，在隔離組件18包含一LOCOS結構或FOX結構之情形中，導電組件19朝向接點141延伸。有效地，可避免非所要效應(諸如由LOCOS或FOX之邊緣處之一鳥喙狀部引起之尖端放電)。 圖7係根據本揭露之某些實施例之一半導體裝置7之一圖式。參考圖7，半導體裝置7類似於參考圖6B所闡述且所圖解說明之半導體裝置6，惟(舉例而言)半導體裝置7用在隔離組件18上方延伸之一導電組件91替代放置於隔離組件18上之導電組件19除外。 電壓源27經組態以將一電壓Vs提供至導電組件91。充當一屏蔽組件且升高至電壓位準Vs之導電組件91促進電荷累積在井11中。因此，增強電晶體M之源極浮動能力(SFC)。出於圖2之實施例中所提供之類似原因，由於經增強源極浮動能力，因此減小或甚至消除停用時電晶體M中之洩漏電流。因此，電晶體M不具有由該洩漏電流引起之寄生功率耗散。 圖8係根據本揭露之某些實施例之一半導體裝置8之一圖式。參考圖8，半導體裝置8類似於參考圖6B所闡述且說圖解說明之半導體裝置6，惟(舉例而言)導電層142在隔離組件18上方延伸除外。在操作中，當啟用電晶體M時，升高至源極區14處之一電壓位準之導電層142促進電荷累積在井11中。因此，增強電晶體M之源極浮動能力(SFC)。出於圖2之實施例中所提供之類似原因，由於經增強源極浮動能力，因此減小或甚至消除停用時電晶體M中之洩漏電流。因此，電晶體M不具有由該洩漏電流引起之寄生功率耗散。 圖9係根據本揭露之某些實施例之一半導體裝置9之一圖式。參考圖9，半導體裝置9類似於參考圖8所闡述且所圖解說明之半導體裝置8，惟(舉例而言)半導體裝置9包含導電組件19與經延伸導電層142之間的一通路102除外。 導電組件19透過通路102、導電層142及通路141耦合至源極區14。如此，當啟用電晶體M時，升高至源極區14處之一電壓位準之導電層142促進電荷累積在井11中。因此，增強電晶體M之源極浮動能力(SFC)。出於圖2之實施例中所提供之類似原因，由於經增強源極浮動能力，因此減小或甚至消除停用時電晶體M中之洩漏電流。因此，電晶體M不具有由該洩漏電流引起之寄生功率耗散。 圖10係根據本揭露之某些實施例之一半導體裝置10之一圖式。參考圖10，半導體裝置10類似於參考圖6B所闡述且所圖解說明之半導體裝置6，惟(舉例而言)導電層142及導電組件19之配置除外。特定而言，放置於隔離組件18上之導電組件19覆蓋隔離組件18之一部分，而導電層142在隔離組件上方延伸以與隔離組件18之另一部分重疊。在本實施例中，隔離組件18之一個部分由導電組件19覆蓋，且隔離組件18之另一部分與經延伸導電層142重疊。 如圖6B及圖8之實施例中所論述，導電組件19及導電層142可升高至一電壓位準以促進電荷累積在井11中。因此，增強電晶體M之源極浮動能力(SFC)。出於圖2之實施例中所提供之類似原因，由於經增強源極浮動能力，因此減小或甚至消除停用時電晶體M中所提供之洩漏電流，且因此電晶體M不具有由該洩漏電流引起之寄生功率耗散。 圖11A係根據本揭露之某些實施例之一半導體裝置11之一佈局俯視圖。參考圖11A，半導體裝置11類似於參考圖1A所闡述且所圖解說明之半導體裝置1，惟(舉例而言)採取一環之形式之一導電組件119替代導電組件19且一第一導電層M1將源極區14電耦合至導電組件119除外，此將參考圖11B詳細地闡述並圖解說明。 圖11B係根據本揭露之某些實施例之圖11A中所展示之半導體裝置11沿著一線A-B截取之一剖面圖。參考圖11B，半導體裝置11之剖面圖類似於參考圖9所闡述且所圖解說明之半導體裝置9之剖面圖，惟(舉例而言)第一導電層M1替代圖9中所展示之導電層142除外。 在具有第一導電層M1之情況下，導電組件119經偏壓處於與源極區14相同之電壓位準。因此，增強一電晶體M之源極浮動能力(SFC)。出於圖2之實施例中所提供之類似原因，由於經增強源極浮動能力，因此減小或甚至消除停用時電晶體M中之洩漏電流。因此，電晶體M不具有由該洩漏電流引起之寄生功率耗散。 某些實施例具有以下構件及/或優點之一者或其之一組合。在某些實施例中，一半導體裝置包含一電晶體、一隔離組件及一導電層。該電晶體包含一源極區及一汲極區。該隔離組件環繞該源極區。該導電層經組態用於該汲極區之互連。導電組件位於該導電層與該隔離組件之間，經組態以屏蔽該隔離組件以免遭該隔離組件上方之一電場影響。 在某些實施例中，一半導體裝置包含一電晶體、一隔離組件及一導電組件。該電晶體包含一第二井內之一第一井中之一源極區及該第二井中之一汲極區。該隔離組件環繞該源極區。該導電組件經組態以促進電荷累積在該第二井中。該電荷具有與該第二井之大部分載子相同之一電類型。 在某些實施例中，一半導體裝置包含一NMOS電晶體、一第一導電組件及一第二導電組件。該NMOS電晶體包含一n井中之一p井中之一源極區及該n井中之一汲極區。隔離組件環繞該源極區。該第一導電組件經組態以促進負電荷累積在該n井中。該負電荷具有與該n井之大部分載子相同之一電類型。該第二導電組件經組態以促進該負電荷累積在該n井中。 前述內容概述數個實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他操作及結構以實施與本文中所引入之實施例相同之目的及/或達成與本文中所引入之實施例相同之優點的一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
1‧‧‧半導體裝置2‧‧‧半導體裝置3‧‧‧半導體裝置4‧‧‧半導體裝置6‧‧‧半導體裝置7‧‧‧連接區域/半導體裝置8‧‧‧半導體裝置9‧‧‧半導體裝置10‧‧‧基板/半導體基板/半導體裝置11‧‧‧井區/井/n井/p井/半導體裝置12‧‧‧汲極區13‧‧‧井區/井/ p井/ n井14‧‧‧源極區15‧‧‧通道區16‧‧‧閘極/環形閘極17‧‧‧隔離組件18‧‧‧隔離組件19‧‧‧導電組件27‧‧‧電壓源41‧‧‧導電組件91‧‧‧導電組件102‧‧‧通路119‧‧‧導電組件121‧‧‧接點123‧‧‧通路141‧‧‧接點/通路142‧‧‧導電層/經延伸導電層A-A'‧‧‧線A-B‧‧‧線D‧‧‧拾取區G‧‧‧拾取區GND‧‧‧參考接地IS‧‧‧洩漏電流M‧‧‧電晶體/經停用電晶體M1‧‧‧第一導電層M2‧‧‧第二導電層P‧‧‧曲線P'‧‧‧曲線PA‧‧‧洩漏電流路徑Q‧‧‧曲線Q'‧‧‧曲線S‧‧‧拾取區VS‧‧‧電壓/電壓位準/源極電壓W1‧‧‧距離
當與附圖一起閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。注意，根據行業中之標準實踐，各種構件並未按比例繪製。實際上，為論述之清晰起見，可任意地增加或減小各種構件之尺寸。 圖1A係根據本揭露之某些實施例之一半導體裝置之一佈局俯視圖。 圖1B係根據本揭露之某些實施例之如圖1A中所展示之半導體裝置沿著一線A-A'截取之一剖面圖。 圖2係根據本揭露之某些實施例之一半導體裝置之一圖式。 圖3係根據本揭露之某些實施例之一半導體裝置之一圖式。 圖4係根據本揭露之某些實施例之一半導體結構之一圖式。 圖5A係根據本揭露之某些實施例圖解說明根據本揭露之一電晶體及一現有電晶體之源極浮動能力之一圖式。 圖5B係根據本揭露之某些實施例圖解說明根據本揭露之一電晶體及一現有電晶體之源極浮動能力之一圖式。 圖6A係根據本揭露之某些實施例之一半導體裝置之一佈局俯視圖。 圖6B係根據本揭露之某些實施例之如圖6A中所展示之半導體裝置沿著一線A-B截取之一剖面圖。 圖7係根據本揭露之某些實施例之一半導體裝置之一圖式。 圖8係根據本揭露之某些實施例之一半導體裝置之一圖式。 圖9係根據本揭露之某些實施例之一半導體裝置之一圖式。 圖10係根據本揭露之某些實施例之一半導體裝置之一圖式。 圖11A係根據本揭露之某些實施例之一半導體裝置之一佈局俯視圖。 圖11B係根據本揭露之某些實施例之圖11A中所展示之半導體裝置沿著一線A-B截取之一剖面圖。
1‧‧‧半導體裝置
7‧‧‧連接區域/半導體裝置
12‧‧‧汲極區
14‧‧‧源極區
16‧‧‧閘極/環形閘極
18‧‧‧隔離組件
19‧‧‧導電組件
A-A'‧‧‧線
D‧‧‧拾取區
G‧‧‧拾取區
M‧‧‧電晶體
M1‧‧‧第一導電層
M2‧‧‧第二導電層
S‧‧‧拾取區

Claims (10)

  1. 一種半導體裝置，其包括：一電晶體，其包含：一源極區；及一汲極區，其由該源極區環繞；一隔離組件，其環繞該源極區；一導電層，其經組態用於該汲極區之互連；及位於該導電層與該隔離組件之間的一導電組件，其經組態以屏蔽該隔離組件以免遭該隔離組件上方之一電場影響。
  2. 如請求項1之半導體裝置，其中該導電組件放置於該隔離組件上。
  3. 如請求項1之半導體裝置，其中該導電組件延伸到該源極區上。
  4. 如請求項1之半導體裝置，其中該導電組件經組態以被偏壓處於一電壓位準。
  5. 如請求項1之半導體裝置，其中該導電組件在該隔離組件上方延伸。
  6. 一種半導體裝置，其包括：一電晶體，其包含： 一源極區，其位於一第二井內之一第一井中；及一汲極區，其位於該第二井中；一隔離組件，其環繞該源極區；及一導電組件，其經組態以促進電荷累積在該第二井中，其中該電荷具有與該第二井之大部分載子相同之一電類型。
  7. 如請求項6之半導體裝置，其中該導電組件經組態以被偏壓處於一電壓位準。
  8. 如請求項6之半導體裝置，其中該導電組件放置於該隔離組件上。
  9. 一種半導體裝置，其包括：一NMOS電晶體，其包含：一源極區，其位於一n井中之一p井中；及一汲極區，其位於該n井中；一隔離組件，其環繞該源極區；一第一導電組件，其經組態以促進負電荷累積在該n井中，其中該負電荷具有與該n井之大部分載子相同之一電類型；及一第二導電組件，其經組態以促進該負電荷累積在該n井中。
  10. 如請求項9之半導體裝置，其中該第二導電組件放置於該隔離組件上且經組態以被偏壓處於一電壓位準。
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