TWI694582B - 半導體結構 - Google Patents

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Abstract

半導體結構，包含矽控整流器(silicon control rectifier,SCR)區域及NPN區域。矽控整流器區域包含第一p井區、第一n井區及第一p+區。第一n井區被第一p井區環繞。第一p+區配置於第一p井區中，並與第一n井區間隔開。NPN區域包含第二p井區、第一n+區、第二n+區及第二p+區。第一n+區與第二p井區及一靜電放電源耦合。第二n+區與第二p井區耦合，並與第一n+區間隔開。第二p+區配置於第二p井區中，並與第一p井區中的第一p+區等電位連接。

Description

半導體結構
本發明係關於具有靜電保護的半導體結構。
積體電路已經發展到具有更小特徵尺寸的先進技術。隨著特徵尺寸的縮小，靜電放電(electrostatic discharge,ESD)造成損害的可能性隨之增加。靜電放電通常是瞬間高電壓的放電。靜電放電可能發生在電子電路中，例如積體電路。
近年來，矽控整流器(silicon control rectifier,SCR)廣泛地被使用在靜電放電保護電路中。然而，一般的矽控整流器的開啟電壓為約20V，此電壓超過了低電壓元件的崩潰電壓。為了滿足低電壓元件的需求，需要降低矽控整流器的開啟電壓。
根據本發明的一態樣，係提供一種半導體結構，包含矽控整流器(silicon control rectifier,SCR)區域及NPN區域。矽控整流器區域形成於一半導體基材中，包含第一p井區、第一n井區及第一p+區。第一n井區被第一 p井區環繞。第一p+區配置於第一p井區中，並與第一n井區間隔開。NPN區域形成於半導體基材中，且鄰近於矽控整流器區域。NPN區域包含第二p井區、第一n+區、第二n+區及第二p+區。第一n+區與第二p井區及一靜電放電源耦合。第二n+區與第二p井區耦合，並與第一n+區間隔開。第二p+區配置於第二p井區中，並與第一p井區中的第一p+區等電位連接。
根據本發明一或多個實施方式，矽控整流器區域更包含一第三p+區，配置於第一n井區中，並與靜電放電源耦合。
根據本發明一或多個實施方式，第三p+區與第一n+區等電位連接。
根據本發明一或多個實施方式，NPN區域更包含一第一環型佈植區，直接耦合至第一n+區，其中第一環型佈植區為p型摻雜。
根據本發明一或多個實施方式，NPN區域更包含一第二環型佈植區，直接耦合至第二n+區，其中第二環型佈植區為p型摻雜。
根據本發明一或多個實施方式，半導體結構更包含一第二n井區，配置於矽控整流器區域與NPN區域之間。
根據本發明一或多個實施方式，半導體結構更包含一金屬線，等電位內連接第二p+區與第一p+區。
根據本發明一或多個實施方式，矽控整流器區 域更包含一第三n+區，配置於第一p井區，且與一接地節點耦合。
根據本發明一或多個實施方式，矽控整流器區域及NPN區域配置以形成一第一靜電放電路徑，第一靜電放電路徑自靜電放電源經由NPN區域的第二p井區至第三n+區。
根據本發明一或多個實施方式，矽控整流器區域及NPN區域配置以形成一第二靜電放電路徑，第二靜電放電路徑自靜電放電源經由矽控整流器區域的第一n井區至第三n+區。
100‧‧‧半導體結構
100a‧‧‧半導體基材
110‧‧‧矽控整流器區域
111‧‧‧第一p井區
112‧‧‧第二p井區
120、320、420‧‧‧NPN區域
121‧‧‧第一n井區
131‧‧‧第一p+區
132‧‧‧第二p+區
133‧‧‧第三p+區
134‧‧‧第四p+區
141‧‧‧第一n+區
142‧‧‧第二n+區
143‧‧‧第三n+區
144‧‧‧第四n+區
150‧‧‧靜電放電源
160‧‧‧導電跡線
170‧‧‧接地節點
180‧‧‧第二n井區
181、182‧‧‧深n井區
191、192‧‧‧環型佈植區
210‧‧‧矽控整流器電路
215、225‧‧‧節點
220‧‧‧NPN電晶體
221、241、251‧‧‧集極
222、242、252‧‧‧基極
223、243、253‧‧‧射極
230‧‧‧連接
240‧‧‧NPN電晶體
250‧‧‧PNP電晶體
261‧‧‧第一靜電放電路徑
262‧‧‧第二靜電放電路徑
VB、VE‧‧‧電位
為讓本發明之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之詳細說明如下：第1圖繪示根據本發明的一實施例的半導體結構100的剖面圖；第2圖繪示對應第1圖的半導體結構100的等效電路圖；第3圖繪示根據本發明的一實施例的NPN區域320的剖面圖；第4圖繪示根據本發明的一實施例的NPN區域420的剖面圖。
現在將詳細介紹本發明的實施例，其示例在圖 式中示出。在圖式及說明書中，同樣的標號用於指相同或相似的元件。
此外，「耦合至」或「與…耦合」或類似用詞在本發明中無須進一步限定，其可以代表直接或間接電性連接。因此，當第一元件「耦合至」第二元件，其間的連接可以為直接的電性連接，且路徑上僅有寄生元件，或是藉由介於中間的元件間接電性連接，其中包含其他元件及連接。
根據本發明的多個實施例，半導體結構可以用於靜電放電(electrostatic discharge,ESD)的保護。與一般的矽控整流器(silicon control rectifier,SCR)元件相比，本發明提供的靜電放電保護結構具有較低的開啟電壓。本發明的詳細結構將在以下討論。
第1圖繪示根據本發明的一實施例的半導體結構100的剖面圖。半導體結構100包含矽控整流器區域110及NPN區域120。矽控整流器區域110及NPN區域120皆形成於半導體基材100a中。
矽控整流器區域110包含第一p井區111、第一n井區121及第一p+區131。第一p井區111環繞第一n井區121，而第一p+區131配置於第一p井區111中並與第一n井區121間隔開。此外，第一p+區131電性連接至第一p井區111。
在一些實施例中，矽控整流器區域110更包含第三p+區133，配置於第一n井區121中。第三p+區133電性耦合至靜電放電源150。
在一些實施例中，矽控整流器區域110可以進一步包含第三n+區143，配置於第一p井區111中。第三n+區143耦合至接地節點170，其中接地節點170可以為導電結構，且可以認為是「零伏特」。
在一些實施例中，矽控整流器區域110更包含第四p+區134及第四n+區144，分別配置於第一p井區111及第一n井區121。第三n+區143、第四p+區134、第四n+區144及第三p+區133依序配置於矽控整流器區域110中。
NPN區域120形成於半導體基材100a中，且鄰近於矽控整流器區域110。NPN區域120包含第二p井區112、第一n+區141、第二n+區142及第二p+區132。更進一步說明，第一n+區141、第二n+區142、第三n+區143及第四n+區144、第一p+區131、第二p+區132、第三p+區133及第四p+區134配置於半導體基材100a的上表面。
第一n+區141耦合至第二p井區112。在一些示例中，第一n+區141形成於第二p井區112中。此外，第一n+區141耦合至靜電放電源150。舉例來說，第一n+區141可以藉由金屬材料製成的導電跡線或導線連接至靜電放電源150。在一些實施例中，第一n+區141可以實質上等電位連接至第三p+區133。舉例來說，第一n+區141可以藉由另一個金屬材料製成的導電跡線或導線連接至第三p+區133。
第二n+區142與第一n+區141間隔開，並與第二p井區112耦合。詳細而言，第二n+區142可以形成於第二p井區112中，並且靠近第一n+區141。在一些示例中， 第二n+區142可以配置於第一p+區131與第一n+區141之間。
第二p+區132形成於第二p井區112中，並實質上等電位連接至形成於第一p井區111中的第一p+區131。在一些實施例中，半導體結構100可以更包含導電跡線160，導電跡線160等電位內連接第二p+區132與第一p+區131。導電跡線160可以形成於半導體基材100a之中或之上，且可以包含金屬材料或由金屬材料製成，例如銅、鋁或其他合適的金屬。導電跡線160可以自第二p+區132經過矽控整流器區域110及/或NPN區域120之外的合適區域而延伸至第一p+區131。因此，第二p+區132可以實質上等電位連接至第一p+區131。
在一些實施例中，半導體結構100更包含第二n井區180，配置於矽控整流器區域110與NPN區域120之間。第二n井區180將矽控整流器區域110的第一p井區111與NPN區域120的第二p井區112分隔開。值得注意的是，可以根據需求配置任意數量的n井區於矽控整流器區域110與NPN區域120之間。在一些實施例中，可以進一步形成第二n井區180於遠離第一p井區111且鄰近NPN區域120另一側的區域。在一些實施例中，如第1圖所示，第二n井區180可以配置於NPN區域120的兩側。
在一些實施例中，半導體結構100可以包含深n井區(deep n-well region)181，深n井區181形成於第一p井區111之下。根據本發明的一些示例，第一p井區111與 NPN區域120可以藉由第二n井區180及深n井區181完全隔開。由於第一p井區111與NPN區域120隔開，矽控整流器區域110中任意區域的電位並不會受到NPN區域120的影響。
在某些實施例中，半導體結構100可以包含深n井區182，配置於第二p井區112之下。深n井區182及第二n井區180環繞NPN區域120，使得NPN區域120中任意區域的電位並不會受到矽控整流器區域110的影響。
第2圖繪示對應第1圖的半導體結構100的等效電路圖。請參考第1圖及第2圖，繪示於第2圖的矽控整流器電路210及NPN電晶體220分別對應第1圖的矽控整流器區域110及NPN區域120。NPN電晶體220包含集極221、射極223及基極222。詳細而言，第2圖中NPN電晶體220的集極221、射極223及基極222分別對應第1圖中第一n+區141、第二n+區142及第二p井區112。
第2圖的矽控整流器電路210可以包含或由NPN電晶體240及PNP電晶體250構成。矽控整流器電路210的NPN電晶體240包含集極241、基極242及射極243。矽控整流器電路210的PNP電晶體250包含集極251、基極252及射極253。集極241、基極242及射極243分別對應第一n井區121、第一p井區111及第三n+區143。另一方面，集極251、基極252及射極253分別對應第一p井區111、第一n井區121及第三p+區133。因此，NPN電晶體240的基極242耦合至PNP電晶體250的集極251，而NPN電晶體 240的集極241耦合至PNP電晶體250的基極252。
此外，第2圖的節點215對應第1圖的第一p+區131。而且，第2圖的節點225對應第1圖的第二n+區132。第2圖的連接230對應第1圖的導電跡線160。節點215(例如第一p+區131)藉由連接230(例如導電跡線160)實質上等電位連接至節點225(例如第二n+區132)。
請參考第1圖，當靜電放電發生時，靜電放電的電流/電壓自靜電放電源150傳送至第一n+區141。第一n+區141因而吸引第二p井區112的電子，使得電子聚集於第一n+區141的附近。因此，與第二n+區142相比，第二p井區112產生較高的電位。
請參考第2圖，一旦基極222的電位VB高於射極223的電位VE，可以驅動NPN電晶體220。在一些示例中，當電位VB高於電位VE約0.7V時，可以驅動NPN電晶體220。特別的是，當靜電放電大於約5V，即可以驅動NPN電晶體220。
基極222藉由節點225及節點215等電位耦合至基極242。基極222的電位與基極242實質上相同。換句話說，NPN電晶體220的基極222的較高的電位可以驅動矽控整流器電路210的NPN電晶體240。一旦NPN電晶體240被驅動，則PNP電晶體250亦隨之驅動。因此，藉由NPN區域的輔助，本發明的半導體結構整體的開啟電壓可以降低至約5V至約15V，例如8V至11V。
在一般沒有NPN電晶體連接的矽控整流器元 件中，矽控整流器元件的開啟電壓係由n井與p井之間的接面的突崩擊穿電壓(avalanche breakdown voltage)所決定。一般矽控整流器元件的開啟電壓通常大於約20V，而無法用於保護低電壓元件避免靜電放電的損害。與一般的矽控整流器元件相比，本發明的半導體結構具有相對較低的開啟電壓，因此可以用於保護低電壓元件。
在一些實施例中，矽控整流器區域110及NPN區域120配置以形成第一靜電放電路徑(例如繪示於第2圖的路徑261)，第一靜電放電路徑261自靜電放電源150經NPN區域120的第二p井區112至第三n+區143。如第2圖所示，第一靜電放電路徑261經由NPN電晶體220至接地節點170。當靜電放電發生時，NPN電晶體220會開啟，並將電流接地排除。
在某些實施例中，矽控整流器區域110及NPN區域120配置以形成第二靜電放電路徑(例如繪示於第2圖的路徑262)，第二靜電放電路徑262自靜電放電源150經矽控整流器區域110的第一n井區121至第三n+區143。類似於第一靜電放電路徑261，第二靜電放電路徑262經由矽控整流器電路210至接地節點170。換句話說，本發明的半導體結構具有兩條靜電放電路徑。因此，本發明的半導體結構將靜電放電接地排除的效果更佳。
現在將討論NPN區域的一些實施例的變形。在各種繪示的實施例中，相同的標號用於標記相同的元件。根據本發明的另一實施例，第3圖繪示的NPN區域320可以替 換第1圖中的NPN區域120。與第1圖中的NPN區域120不同，NPN區域320更包含環型佈植區(halo implant region or pocket implant region)191，形成於靠近第二n+區142處。詳細而言，環型佈植區191與第二n+區142接觸。環型佈植區191的導電類型(conductivity type)與第二n+區142不同。舉例來說，第二n+區142為N型摻雜，而環型佈植區191為P型摻雜。由於導電類型不同，所以環型佈植區191可以增加第二n+區142的電阻。第二n+區142的電阻增加使得NPN區域320的開啟電壓增加。因而使得半導體結構的整體開啟電壓亦增加。在環型佈植區191形成於靠近第二n+區142的實施例中，半導體結構的整體開啟電壓可以增加至約10V至約15V，例如11V、12V、13V或14V。
第4圖繪示根據本發明又一實施例的半導體結構的NPN區域420。NPN區域420更包含環型佈植區192，形成於靠近第一n+區141處，並且與第一n+區141接觸。如上所述，環型佈植區192可以增加第一n+區141的電阻。第一n+區141的電阻增加可以使NPN區域420開啟電壓降低，因而使半導體結構的整體開啟電壓降低。半導體結構的整體開啟電壓可以降低至約5V至約10V，例如6V、7V、8V或9V。
此外，由於環型佈植區191及環型佈植區192的摻雜濃度小於第二p井區112，因此環型佈植區191及環型佈植區192亦可以被稱為「p-區」。
本發明提供的半導體結構具有較低的開啟電壓 (約5V至約15V)。因此，此半導體結構可以用於含有低電壓元件的電路。再者，本發明亦提供具有配置於NPN區中的環型佈植區的半導體結構。藉由此環型佈植區，半導體結構的開啟電壓可以根據需求而微調。
雖然本發明已以實施方式詳細揭露如上，然其他實施方式亦是可行的。因此申請專利範圍的精神及範圍不應受到上述的實施方式所限制。
任何熟習此技術者，在不脫離本發明之精神與範圍內，當可作各種更動與潤飾。鑑於前述內容，本發明包含落入本發明的申請專利範圍內的修改和變化。
100‧‧‧半導體結構
100a‧‧‧半導體基材
110‧‧‧矽控整流器區域
111‧‧‧第一p井區
112‧‧‧第二p井區
120‧‧‧NPN區域
121‧‧‧第一n井區
131‧‧‧第一p+區
132‧‧‧第二p+區
133‧‧‧第三p+區
134‧‧‧第四p+區
141‧‧‧第一n+區
142‧‧‧第二n+區
143‧‧‧第三n+區
144‧‧‧第四n+區
150‧‧‧靜電放電源
160‧‧‧導電跡線
170‧‧‧接地節點
180‧‧‧第二n井區
181、182‧‧‧深n井區

Claims (9)

  1. 一種半導體結構，包含：一矽控整流器(silicon control rectifier,SCR)區域，形成於一半導體基材中，包含：一第一p井區；一第一n井區，被該第一p井區環繞；以及一第一p+區，配置於該第一p井區中，並與該第一n井區間隔開；一NPN區域，形成於該半導體基材中，且鄰近於該矽控整流器區域，包含：一第二p井區；一第一n+區，與該第二p井區及一靜電放電源耦合；一第二n+區，與該第二p井區耦合，並與該第一n+區間隔開；以及一第二p+區，配置於該第二p井區中，並與該第一p井區中的該第一p+區等電位連接；其中該NPN區域更包含一第一環型佈植區，直接耦合至該第一n+區，其中該第一環型佈植區為p型摻雜。
  2. 如請求項1所述之半導體結構，其中該矽控整流器區域更包含一第三p+區，配置於該第一n井區中，並與該靜電放電源耦合。
  3. 如請求項2所述之半導體結構，其中該第三p+區與該第一n+區等電位連接。
  4. 如請求項1所述之半導體結構，其中該NPN區域更包含一第二環型佈植區，直接耦合至該第二n+區，其中該第二環型佈植區為p型摻雜。
  5. 如請求項1所述之半導體結構，更包含一第二n井區，配置於該矽控整流器區域與該NPN區域之間。
  6. 如請求項1所述之半導體結構，更包含一金屬線，等電位內連接該第二p+區與該第一p+區。
  7. 如請求項1所述之半導體結構，其中該矽控整流器區域更包含一第三n+區，配置於該第一p井區，且與一接地節點耦合。
  8. 如請求項7所述之半導體結構，其中該矽控整流器區域及該NPN區域配置以形成一第一靜電放電路徑，該第一靜電放電路徑自該靜電放電源經由該NPN區域的該第二p井區至該第三n+區。
  9. 如請求項7所述之半導體結構，其中該矽控整流器區域及該NPN區域配置以形成一第二靜電放電 路徑，該第二靜電放電路徑自該靜電放電源經由該矽控整流器區域的該第一n井區至該第三n+區。
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