JP2010135797A - 双方向esdパワークランプ - Google Patents
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Abstract
【課題】 エリアの消費が少ない双方向ESDパワークランプを提供する。
【解決手段】 本発明は、第1のノードと第2のノードとの間に接続された導電性経路と、導電性経路をトリガすることができるトリガノードとを有する半導体構造(大きいNFET、大きいPFET)を備える双方向ESDパワークランプに関する。ESD過渡検出回路は、第1のノードと第2のノードとの間に接続され、かつトリガノードに接続され、かつ第1のノードでの第1のESD過渡の発生を検出する第1の部分(10乃至17)を備える。半導体構造は、絶縁体基板上に提供されて、基板を介した上記第1のノードと上記第2のノードとの間の寄生導電性経路が回避される。ESD過渡検出回路はさらに、第2のノードでの第2のESD過渡の発生を検出する第2の部分(M1,M2)を備える。
【選択図】 図8
【解決手段】 本発明は、第1のノードと第2のノードとの間に接続された導電性経路と、導電性経路をトリガすることができるトリガノードとを有する半導体構造(大きいNFET、大きいPFET)を備える双方向ESDパワークランプに関する。ESD過渡検出回路は、第1のノードと第2のノードとの間に接続され、かつトリガノードに接続され、かつ第1のノードでの第1のESD過渡の発生を検出する第1の部分(10乃至17)を備える。半導体構造は、絶縁体基板上に提供されて、基板を介した上記第1のノードと上記第2のノードとの間の寄生導電性経路が回避される。ESD過渡検出回路はさらに、第2のノードでの第2のESD過渡の発生を検出する第2の部分(M1,M2)を備える。
【選択図】 図8
Description
本発明は、請求項1のプリアンブルに係るESDパワークランプに関する。
一般に、RCトリガ型パワークランプは、それ自体は双方向ESDデバイスではない。双方向の動作を実現するために、追加のESDデバイスが追加される必要がある。一般に、逆方向のダイオードは、追加の電流経路を提供するであろう。この追加のダイオードは、ESD保護のための追加のシリコンエリアを必要とし、これは望ましくない。
本発明の目的は、エリアの消費が少ない双方向ESDパワークランプを提供することである。
この目的は、請求項1の技術的な特徴を示すESDパワークランプを伴う本発明にしたがって達成される。
本発明は、回路の第1のノードと第2のノードとの間に発生するESD過渡に対して上記回路を保護するための双方向ESDパワークランプである。上記パワークランプは、上記第1のノードと第2のノードとの間に接続された導電性経路と、上記導電性経路を非導通状態から導通状態にトリガすることができるトリガノードとを有する半導体構造を備え、上記半導体構造は、上記導通状態の間に、上記第1のノードから上記第2のノードへの第1の方向に、上記導電性経路を介してESD電流を導通させるように適合される。上記パワークランプはさらに、上記第1のノードと上記第2のノードとの間に接続され、かつ上記トリガノードに接続され、かつ上記第1のノードでの第1のESD過渡の発生を検出しかつ第1のESD過渡の当該検出と同時に上記トリガノードを介して上記半導体構造をトリガする第1の部分を備えたESD過渡検出回路を備える。上記本発明に係るパワークランプは、上記半導体構造が、絶縁体基板上に提供されて、上記基板を介した上記第1のノードと上記第2のノードとの間の寄生導電性経路が回避されることを特徴とする。さらに、上記半導体構造は、上記導通状態の間に、上記第2のノードから上記第1のノードへの第2の方向に、上記導電性経路を介してESD電流を導通させるように適合される。また、上記ESD過渡検出回路はさらに、上記第2のノードでの第2のESD過渡の発生を検出しかつ第2のESD過渡の当該検出と同時に上記トリガノードを介して上記半導体構造をトリガする第2の部分を備える。
上記本発明に係るESDパワークランプでは、上記ESD電流は、上述した上記特徴付ける特徴の結果として、同一の導電性経路を介して両方の方向に導通することができる。したがって、逆方向のための追加の電流経路の必要性が回避され、かつ消費されるデバイスのエリアが削減される。
好ましい実施形態では、上記半導体構造は、シリコンオンインシュレータ(SOI)技術、すなわちSOI技術と互換性のある技術で構成され、上記パワークランプ及び上記保護された回路が、同一のウエハー上に製作される。
好ましい実施形態では、上記半導体構造は、マルチゲート(MugFET)技術、すなわちMugFET技術と互換性のある技術で構成され、上記パワークランプ及び上記保護された回路が、同一のウエハー上に製作される。
好ましい実施形態では、上記ESD過渡検出回路の上記第1の部分は、RCトリガを備える。このRCトリガは、上記第1のESD過渡の発生と同時に上記パワークランプをトリガし、上記保護された回路の通常動作の間、上記パワークランプをオフ状態に保持するように設計される。
好ましい実施形態では、上記ESD過渡検出回路の上記第2の部分は、上記第1のノード、上記第2のノード、及び上記トリガノードに接続された少なくとも1つの小さいトランジスタを備え、上記トランジスタは、上記第2のESD過渡の結果としての上記第2のノードの電圧を上記トリガノードに印加する。この少なくとも1つの小さいトランジスタは、上記第2のESDイベントの発生時の上記トリガノードの電圧がより良く制御されるという利点を有する。ここで、「小さい」は、例えば、(例えばアンペア程度の)より多いESD電流を導通するような大きさに製造された大きいトランジスタと対照的に、上記トランジスタが、(例えばミリアンペア程度の)バイアス電流を導通するような大きさに製造されることを意味する。
好ましい実施形態では、上記ESD過渡検出回路はさらに、上記半導体構造を、より長い期間上記導通状態に維持するラッチを備える。これは、上記半導体構造がより長い期間オープンに保持されて、上記ESD電流を導通させ、上記ESD電流があまりにも早く遮断されることを回避するという利点を有する。上記ラッチは、複数のフィードバックインバータを有するインバータチェーンを備えることが好ましい。
好ましい実施形態では、上記パワークランプはさらに、上記第2のノードに接続されたゲートと、上記ラッチの一部をブリッジするチャネルとを有する第2の小さいトランジスタを備える。この第2の小さいトランジスタは、上記第2のESDイベントの発生時の上記トリガノードの電圧がより良く制御されるという利点を有する。
本発明は、以下の説明及び添付の図面によって、さらに解明されるであろう。
本発明を特定の実施形態に関連して、かつ所定の図面を参照して説明する。但し、本発明はこれらの実施形態及び図面に限定されるものではなく、特許請求の範囲によってのみ限定される。説明する図面は単なる概略図であり、非限定的である。諸図において、幾つかの構成要素のサイズは説明を目的として誇張され、かつ縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本発明の実際の具体化に必ずしも対応しない。
さらに、明細書及び特許請求の範囲における第1の、第2の、第3のなどの用語は、同様の構成要素を区別するために使用され、必ずしも順次的な又は年代的な順序を説明するものではない。これらの用語は、適切な状況下で交換可能であり、本発明の実施形態は、本明細書で記述される又は説明されるものとは別の順序で動作することができる。
さらに、明細書及び特許請求の範囲における上部、下部、上の、下のなどの用語は、説明の目的のために使用され、必ずしも相対的な位置を説明するものではない。このように使用されるこれらの用語は、適切な状況下で交換可能であり、本明細書で説明される本発明の実施形態は、本明細書で記述される又は説明されるものとは別の方向で動作することができる。
特許請求の範囲で使用される用語「備える」は、以下に記載される手段に制限されるものとして解釈されるべきではない。用語「備える」は、別の構成要素又はステップを排除しない。用語「備える」は、参照した述べられた特徴、整数値、ステップ、又は構成要素の存在を指定するように解釈される必要があるが、1つ又はそれ以上の別の特徴、整数値、ステップ、又は構成要素、又はそれらのグループの存在又は追加を排除しない。したがって、表現「手段A及びBを備えるデバイス」の範囲は、構成要素A及びBのみからなるデバイスに限定されるべきではない。これは、本発明について、デバイスに関連のある構成要素が、A及びBのみであることを意味する。
従来技術のRCトリガ型クランプの動作が、図1を用いて説明される。つまり、キャパシタ、抵抗器、及びインバータチェーンが、ESD過渡検出回路を形成する。VDDとVSSとの間の正のESDストレスの間、抵抗器の両端間の電圧、及びしたがって大きいFETのゲートの両端間の電圧は、高くなる。VDDとVSSとの間のESD電流のための電流経路は、非常に広い(wide)トランジスタである大きいFETを介して形成される。一般に、従来技術のRCトリガ型パワークランプは、双方向ESDデバイスではない。双方向の動作を実現するために、追加のESDデバイスが追加される必要がある。一般に、図1のD1のような逆方向のダイオードは、追加の電流経路を提供するであろう。この追加のダイオードは、ESD保護のための追加のシリコンエリアを必要とする。インバータチェーンは、複数のフィードバックインバータとともに、大きいFETのゲートの電圧をできるだけ長期間(〜ミリ秒の範囲)高く保つために、遅延構成要素を形成する。NMOSタイプのトランジスタ、及びPMOSタイプのトランジスタの両方が、大きいFETとして使用されることができる。
本発明、及び図2、図3、図6、並びに図8に示された実施形態によれば、逆方向のダイオードD1の必要性が回避される。
第1の特徴は、大きいFETが、絶縁体基板上に半導体構造として構成され、基板を介したVDDノードとVSSノードとの間の寄生導電性経路が回避されることである。言い換えると、大きいFETは、バルク接触を有しない。適切な技術の一例は、例えば、MuGFET技術、又はFinFET技術などのシリコンオンインシュレータ(SOI)CMOS技術である。
第2の特徴は、大きいFETが、本質的に対称的なデバイスであるように、すなわち、VDDからVSSに、及び逆もまた同様に、両方の方向に電流を導通させることができるように構成されることである。
第3の特徴は、逆方向の場合、すなわちVSSからVDDへのESDイベントの場合に、大きいFETをトリガするためのESD過渡検出回路における構成要素の追加であり、この特徴は、同一の導電性経路を介してクランプを双方向にする。
以下では、図3、図6、及び図8の特定の実施形態の動作が説明される。
図3を参照すると、VDDとVSSとの間の正のESDストレスの間、VDDはVSSに対して電圧においてハイに引かれ、大きいFETのゲートはハイに引かれ、かつESD電流のための導通経路は、大きいFETを介してVDDとVSSとの間に形成される。特に、VDD上の過渡信号は、RCネットワークによってノードa(ハイ)に渡される。複数のインバータが機能し、したがってノードbは、反転される(ロー)。ノードcはハイであり、かつノードdはローである。ノードeはハイであり、かつ大きいNFETは、オープンに引かれ、アクティブモードでESD電流を導通させる。複数のフィードバックインバータは、RCネットワーク上で制約を緩和し、ESDパルスの全期間の間、大きいNFETをオープンに保持する。1kVのHBMのシミュレーションの間のノードVDDでの電圧が、図4に示される。
負のESDストレスの間、VSSは、VDDに対してハイに引かれる。複数のインバータは、(それらの供給電圧及びグランドノード(図示せず。)に渡る逆バイアスを考慮すると、)もはや反転しないが、バッファとして動作する。すなわち、出力は入力に従うが、信号は劣化する。VDDが負になるとき、この信号はノードaに接続され、かつすべての別のノード(b乃至e)は、この信号に従う。この結果、大きいNFETのゲート−ソース間電圧VGSは、ほぼ0であり、したがって大きいNFETはオフである。
シミュレーションは、ノードeが、ノードaに正確に従わないので、しばらくの間、大きいNFETはスイッチオンするであろうが、非常に高い電圧であることを示す。−1kVのHBMのシミュレーションの間のノードa、ノードe、及びノードVDDでの電圧を示す図5を参照する。大きいNFETがスイッチオンする電圧は、−5.5Vであり、その電圧は高すぎる。
負のESDストレスの間にノードeが負になることを回避し、かつより低い電圧で大きいNFETをオープンにするために、追加の小さいPMOSトランジスタM1が追加されて、負のESDストレスの間にノードeをGNDに引くことが好ましく、図6の実施形態となる。ノードeはその後、ESDの間、ローになるように制御されるので、大きいNFETは、非常に低い電圧でオンする。ノードVDDの最大の(絶対的な)電圧は、図7に示すように−2.1Vである。
図7に示すように、ノードeは、よく制御されていない。これは、PMOSトランジスタM1が、インバータの構成に入っていないからである。ノードeでの出力電圧は、PMOSの負荷に依存する。負荷は、ノードdとノードeとの間のインバータの出力からなる。ノードdでの電圧がまた、図7に示される。この構成では、このインバータのPMOSは、導通モードであり、ノードeのプルダウンを制限する。
解決方法は、ノードdを制御し、かつ負のESDストレスの間に、ノードdとノードeとの間のインバータの出力インピーダンスをできるだけ高く保つように試みることによって、さらに改善されることができる。ノードdは、ほぼ0Vに引かれることが好ましい。これを達成するために、追加として小さいNMOSトランジスタM2が設けられ、図8の実施形態となる。
負のESDストレスの間に、M2は、ノードdをできるだけ低く引く。この電圧は、M2のしきい値電圧によって制限され、及びしたがって、ノードdは、完全に0ではない。その結果、ノードdとノードeとの間のインバータの出力インピーダンスは、無限大ではなく、及びしたがって、ノードeもまた、完全に0には引かれない。図9に示すように、VDDノードの最大の(絶対的な)電圧は、−1.6Vに制限される。この値は、上述した理由に起因して、正のストレスの間の最大電圧(1.4V)よりも少し高い。
同一の差異が第1の測定結果で見られる。これは、図8のパワークランプでの両方の方向のTLP測定の結果を示す図10に示される。〜2.5kVのHBMに対応して、故障電流は、約1.8A TLPである。
追加のトランジスタM1及びトランジスタM2の両方は、正のESDストレスの間の動作に実質的に干渉しない。本発明によれば、これらのトランジスタは、第2のノードでの第2の(負の)ESD過渡の発生を検出し、かつ第2のESD過渡を検出すると、そのトリガノードを介して半導体構造である大きいNFETをトリガするESD過渡検出回路の第2の部分の実施例を形成する。M1及びM2は、これらがパワークランプの検出回路部分の中であり、例えばミリアンペア程度の非常に小さい電流のみを導通させる必要があることを考慮すると、実質的に追加のデバイスエリアをもたらさない。これは、従来技術のパワークランプの逆方向のESD経路のためのダイオードD1に対してまったく逆である。ダイオードD1は、例えばアンペア程度のESD電流を導通させる必要があり、及びしたがって、広いデバイスエリアを必要とする。
図3、図6、及び図8の実施形態は、双方向NMOS RCパワークランプである。本発明はまた、双方向PMOS RCパワークランプに適用可能である。このような回路の実施形態は、図11に示される。動作原理は、上述したものと実質的に同一であり、したがって、ここではさらなる説明は不要であることが当業者には明らかであろう。
Claims (11)
- 回路の第1のノードと第2のノードとの間に発生するESD過渡に対して上記回路を保護するための双方向ESDパワークランプであって、
上記第1のノードと上記第2のノードとの間に接続された導電性経路を有し、かつ上記導電性経路を非導通状態から導通状態にトリガすることができるトリガノード(e)を有する半導体構造と、
上記第1のノードと上記第2のノードとの間に接続され、かつ上記トリガノードに接続され、かつ上記第1のノードでの第1のESD過渡の発生を検出しかつ第1のESD過渡の当該検出と同時に上記トリガノード(e)を介して上記半導体構造をトリガする第1の部分を備えたESD過渡検出回路とを備え、
上記半導体構造は、上記導通状態の間に、上記第1のノードから上記第2のノードへの第1の方向に、上記導電性経路を介してESD電流を導通させるように適合されるパワークランプにおいて、
上記半導体構造は、絶縁体基板上に提供されて、上記基板を介した上記第1のノードと上記第2のノードとの間の寄生導電性経路が回避されることと、
上記半導体構造は、上記導通状態の間に、上記第2のノードから上記第1のノードへの第2の方向に、上記導電性経路を介してESD電流を導通させるように適合されることと、
上記ESD過渡検出回路はさらに、上記第2のノードでの第2のESD過渡の発生を検出しかつ第2のESD過渡の当該検出と同時に上記トリガノードを介して上記半導体構造をトリガする第2の部分を備えたことを特徴とする双方向ESDパワークランプ。 - 上記半導体構造は、シリコンオンインシュレータ技術で構成されることを特徴とする請求項1記載の双方向ESDパワークランプ。
- 上記半導体構造は、マルチゲート技術で構成されることを特徴とする請求項1記載の双方向ESDパワークランプ。
- 上記第1の部分は、RCトリガを備えたことを特徴とする請求項1又は2記載の双方向ESDパワークランプ。
- 上記第2の部分は、少なくとも1つの小さいトランジスタを備え、上記トランジスタは、上記トランジスタが上記第2のESD過渡の結果としての上記第2のノードの電圧を上記トリガノードに印加するように上記第1のノード、上記第2のノード、及び上記トリガノードに接続されることを特徴とする請求項1から3のうちのいずれか1つの請求項記載の双方向ESDパワークランプ。
- 上記第2の部分は、上記第1のノードに接続されたゲートと、上記第2のノードを上記トリガノードに接続するチャネルとを有する第1の小さいトランジスタを備えることを特徴とする請求項4記載の双方向ESDパワークランプ。
- 上記半導体構造は、大きいNMOS電界効果トランジスタであり、上記第1の小さいトランジスタは、小さいPMOSトランジスタであることを特徴とする請求項5記載の双方向ESDパワークランプ。
- 上記半導体構造は、大きいPMOS電界効果トランジスタであり、上記第1の小さいトランジスタは、小さいNMOSトランジスタであることを特徴とする請求項5記載の双方向ESDパワークランプ。
- 上記ESD過渡検出回路はさらに、上記半導体構造を、より長い期間上記導通状態に維持するラッチを備えたことを特徴とする請求項1から9のうちのいずれか1つの請求項記載の双方向ESDパワークランプ。
- 上記ラッチは、複数のフィードバックインバータを有するインバータチェーンを備えたことを特徴とする請求項8記載の双方向ESDパワークランプ。
- 上記第2の部分は、上記第2のノードに接続されたゲートと、上記ラッチの一部をブリッジするチャネルとを有する第2の小さいトランジスタを備えたことを特徴とする請求項9記載の双方向ESDパワークランプ。
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