CN101714578A - 晶体管型保护器件、半导体集成电路及其制造方法 - Google Patents

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Abstract

本发明公开了一种晶体管型保护器件、包括该晶体管型保护器件的半导体集成电路以及制造方法，所述晶体管型保护器件包括：半导体基板；阱部，其由形成于半导体基板中的第一导电型半导体形成；源极区，其由形成于阱部中的第二导电型半导体形成；栅极，其隔着位于源极区一侧的栅极绝缘膜形成于阱部上；漏极区，其由形成于离开栅极一侧的阱部中的第二导电型半导体形成；抗击穿区，在距离栅极正下方的阱部的预定距离处，所述抗击穿区由与漏极区相接触的第二导电型半导体形成；通过确定抗击穿区的合金结形状和杂质浓度分布，当在漏极区或抗击穿区中发生结击穿时，在漏极偏压的作用下未被消耗的区域保留在抗击穿区中。本发明在确定保护器件的导通电压方面具有较少的限制。

Description

晶体管型保护器件、半导体集成电路及其制造方法
相关申请的交叉引用
本发明包含与2008年9月30日向日本专利局提交的日本专利申请JP2008-255556相关的主题并要求该申请的优先权，将该申请的全部内容通过引用并入此处。
技术领域
本发明涉及一种晶体管型保护器件，当预定级别以上的噪声叠加在所连接电路的布线上时，该晶体管型保护器件可以被接通并去除噪声。并且，本发明涉及一种半导体集成电路及其制造方法，在该半导体集成电路中，晶体管型保护器件和被保护的电路集成在相同的基板上。
背景技术
通常，半导体集成电路包括用于静电放电(ESD)的保护电路，以用于保护内部电路不受从外部端子进入的静电的影响。
保护电路将ESD保护器件连接在例如内部电路的电源线和GND线之间的容易叠加静电的布线之间。
通常，作为ESD保护器件，可以使用构成内部电路并利用MOSFET的GGMOS(栅极接地MOSFET)或者晶闸管。
在JP-A-2002-9281中披露了使用GGMOS的保护器件的示例。而且，在IEDM’03 Tech.Digest，pp.21.3.1-21.3.4，2003的M.P.J.Mergens等人的“Diode-Triggered SCR(DTSCR)for RF-ESD Protection of BICMOSSiGe HBTs and CMOS Ultra-Thin Gate Oxides”中披露了使用晶闸管的保护器件的示例。
使用晶闸管作为保护器件的优点在于导通电阻低。因此，晶闸管适用于保护小的低耐压MOSFET。而且，因为晶闸管能够保证电流路径的大横截面积，所以适用于流过大电流。
然而，晶闸管的缺点是具有高的触发电压。如果触发电压高，那么内部电路在晶闸管接通之前被破坏。
为此，已采取各种方案来降低触发电压。
例如，M.P.J.Mergens等披露了利用PN结的正向电流的技术的示例。如果采用该技术，那么触发电压和保持电压可以通过二极管的个数加以控制，并且使保护器件的设计容易。
然而，在M.P.J.Mergens等所披露的技术中，二极管总是正向偏置，并且静态漏电流大。漏电流对器件温度是敏感的并且随器件温度的上升而迅速增大。
而且，在M.P.J.Mergens等所披露的技术中，若为了获得低触发电压而减少二极管的个数，则漏电流增大。因此，该技术不能用于对功耗有严格限制的场合。
另外，如JP-A-2002-9281的图1所示，使用GGMOS的保护电路在易于叠加静电噪声的电源电压线和GND线之间的集成电路(IC)中要形成长的布线。这里，与内部电路的反相器具有相同类型的PMOS晶体管和NMOS晶体管中的每个具有GGMOS结构，并且串联在VDD线和GND线之间。
在JP-A-2002-9281的图3和图14中，示出了GGMOSFET的剖面结构图。
根据JP-A-2002-9281的说明，存在一个低杂质浓度半导体区，该半导体区在栅极长度方向上从栅极被引出至栅极的侧壁隔离部的外侧。在JP-A-2002-9281中，附图标记“(7b，8b)”表示低杂质浓度半导体区。低杂质浓度半导体区形成为非硅化区。
根据JP-A-2002-9281的说明，如果低杂质浓度半导体区是非硅化的，那么与高杂质浓度半导体区是非硅化的情形相比，可获得更高的扩散电阻。当通过高扩散电阻确保载流路径时，从LDD端(低杂质浓度半导体区端)到源极侧形成电流路径S1。于是，允许超出电流路径S 1中流量的电流流入新电流路径S2，新电流路径S2始于高杂质浓度的漏极区直至源极侧。由此，电流被分流，并且提高了GGMOS承受静电击穿的能力。
在上述的JP-A-2002-9281所披露的MOS晶体管型保护器件中，当器件自身产生结击穿现象时，作为电阻层的N型杂质区(抗击穿区)在图形上与栅极重叠。因此，对漏极耐压有许多限制，并且难以实现较高的耐压。
更具体地，在JP-A-2002-9281的结构中，漏极耐压受所有的源极和漏极之间的击穿耐压、漏极和阱之间的结耐压以及栅极和漏极之间的绝缘膜耐压限制。因此，难以为被MOS晶体管型保护器件所保护的内部电路的耐压设置具有适当幅值的漏极耐压。
在JP-A-2002-9281所披露的保护器件中，抗击穿区总体上由两个低浓度掺杂区及其之间的高浓度杂质区形成。但是，高浓度杂质区是硅化的，并且阻值在该部分中以一定程度变化。而且，在包括漏极区的高浓度杂质区上的部分是硅化的，并且击穿点附近被硅化。由于发热位置在硅化层附近，所以极有可能出现该部分击穿以及硅化物的阻值变化等缺陷。
而且，如在JP-A-2002-9281中，当交替形成四个高浓度掺杂区和低浓度掺杂区时，面积损失很大。
发明内容
于是，本发明期望提供一种晶体管型保护器件，其可以自由地设置导通电压，从而最优化地适用于受保护的电路，在保护器件的导通电压(保护电压)的确定方面具有较少的限制。
而且，本发明期望提供一种将该晶体管型保护器件与受保护的电路集成所形成的半导体集成电路。
而且，本发明期望提供在集成电路的制造方面能使成本增加最小的半导体集成电路的制造方法。
根据本发明实施例的晶体管型保护器件具有半导体基板、由形成于所述半导体基板中的第一导电型半导体形成的阱部、相对于所述阱部所形成的源极区、栅极、漏极区和抗击穿区。
所述源极区由形成于所述阱部中的第二导电型半导体形成。
所述栅极隔着位于所述源极区的一侧的栅极绝缘膜形成于所述阱部上方。
所述漏极区由形成于离开所述栅极一侧的所述阱部中的第二导电型半导体形成。
所述抗击穿区在离开位于所述栅极正下方的阱部的预定距离处，由与漏极区相接触的第二导电型半导体区形成。
通过确定所述抗击穿区的合金结形状和杂质浓度分布，使得在漏极偏压的作用下，当在漏极区或抗击穿区中发生结击穿时，未被消耗的区域保留在抗击穿区中。
根据该配置，以源极区的电位为基准(使所述阱部处于相同的电位)，向漏极区施加预定的漏极偏压。随着漏极偏压变大，耗尽层在从漏极区和阱部之间以及抗击穿区和阱部之间的合金结的深度方向上延伸。然后，在一定偏压处发生结击穿。在漏极区或抗击穿区中的任一个中会发生结击穿。
结击穿一旦发生，电流就从漏极区流向源极区。由此，阱电位上升，并且阱部和漏极区之间的PN结被正向偏置。然后，以源极区、阱部以及漏极区或抗击穿区分别作为发射极、基极、集电极的寄生双极性晶体管导通。
当寄生的双极性晶体管导通时，发射极和集电极之间的阻抗迅速变低，并且电流在阻抗降低的阱表面侧流动。
通过确定合金结形状和杂质浓度分布，使得当结击穿首次发生时，未被消耗的区域保持在抗击穿区中。因此，之后，在漏极偏压变大的过程中，抗击穿区与以前相同的方式起着电阻层的作用。因此，保证了下一次结击穿时的载流路径，并且发生结击穿的点被分散在从漏极区到抗击穿区的前端的宽阔范围内。
假设第一次结击穿(这里，采用雪崩击穿作为结击穿的示例)在漏极区中发生。
在此情况下，在寄生的双极性工作中所注入的发射极电流被聚集到离发射极(源极区)最近的抗击穿区。当器件性质因双极性工作而钳回时，漏极电压(集电极电压)变低，并且雪崩击穿在漏极区(集电极区)中变弱。相反，从源极区所注入的电子在抗击穿区的前端被加速，并且导致雪崩击穿，并且雪崩击穿在抗击穿区的前端变强。
由于以源极区为基准来确定电位，所以允许在抗击穿区中已发生击穿的结部分中流动的电流流过起着镇流电阻作用的抗击穿区。因此，漏极区的电位上升的量相当于根据电流和电阻值算出的压降的量。因而，在电位升高的区域中，结击穿变得容易再次发生，具体地在电位变为最高的漏极区中易于发生结击穿。因此，在抗击穿区和漏极区的前端中都发生结击穿。
由于结击穿点的分散，因电流所致温度升高的点分散在宽阔范围内。
在该实施例中，根据抗击穿区和漏极区的形状以及杂质浓度分布确定导通电压，在该导通电压处，对于去除噪声有效的大电流因为双极性工作而开始在保护器件中流动。因而，通过尽可能地降低对导通电压的限制，可以实现更灵活并易于使用的保护器件。
在该实施例中，抗击穿区的源极侧一端以预定的距离离开位于栅极正下方的阱部。因此，当在保证栅极和漏极之间的耐压的同时确定导通电压时，没有因该耐压造成的限制，这样可以自由地设置导通电压。
根据本发明另一实施例的晶体管型保护器件在具有半导体基板、阱部、源极区、栅极、漏极区和抗击穿区方面与上述实施例相同。但是，在该另一实施例中，在所述阱部中还进一步地形成易击穿区。所述易击穿区由与抗击穿区的一部分相接触或靠近的第一导电型半导体形成。
根据该配置，由于易击穿区与抗击穿区的部分相接触或靠近，所以抗击穿区的表面电阻在电流流动的方向上变得不均匀。易击穿区的位置和浓度被确定为使得在期望的位置发生结击穿。
具体地，当易击穿区的浓度高于阱浓度时，抗击穿区变得易于在形成有易击穿区的点中导致结击穿。相反，当易击穿区的浓度低于阱浓度时，抗击穿区变得易于在形成有易击穿区的点之外的点处导致结击穿。
如果这样设置易击穿区，那么结击穿会借助于易击穿区在抗击穿区中发生。因此，如果没有易击穿区，那么“在首次结击穿时保留未被消耗的区域”，这样的条件是宽松的或不必要的。
因而，在本实施例中，与发生结击穿的位置完全由抗击穿区的合金结形状和杂质浓度分布确定相比，在不同的分散位置中发生结击穿更可靠和容易。
上述实施例也可以应用于双极性晶体管性保护器件和集成电路。
本发明又一个实施例的半导体集成电路的制造方法包括以下步骤：在半导体基板的电路区中形成第一阱部，在保护器件区中形成第一导电型的第二阱部，并且在第一阱部和第二阱部中形成不同的杂质区。
形成不同的杂质区的步骤具有以下两个步骤：
(1)第一步骤：在第二阱部中形成由第二导电型半导体形成的抗击穿区。
(2)第二步骤：同时形成与抗击穿区相接触的第一第二导电型高浓度杂质区以及离开抗击穿区的端部预定距离处的第二第二导电型高浓度杂质区。
在第一步骤中，以第二高浓度杂质区和第二阱部的电位为基准，当向第一高浓度杂质区施加在第一高浓度杂质区或抗击穿区中会发生结击穿的电压时，根据合金结形状和杂质浓度分布，未被消耗的区域保留在抗击穿区中，在这样的条件下在第二阱部中形成抗击穿区。同时，另一杂质区在第一阱部中由第二导电型半导体形成。
本发明又一个实施例的半导体集成电路的另一制造方法包括以下步骤：在半导体基板的电路区中形成第一阱部，在保护器件区中形成第一导电型的第二阱部，并且在第一阱部和第二阱部中形成不同的杂质区。
形成不同杂质区的步骤具有以下三个的步骤：
(1)第一步骤：在第二阱部中形成由第二导电型半导体形成的抗击穿区。
(2)第二步骤：从阱部深度侧形成与抗击穿区相接触或靠近的易击穿区。
(3)第三步骤：同时形成与抗击穿区相接触的第一第二导电型高浓度杂质区以及离开抗击穿区的端部预定距离处的第二第二导电型高浓度杂质区。
在第二步骤中，在第二阱部中形成抗击穿区，从而，以第二高浓度杂质区和第二阱部的电位为基准，当对第一高浓度杂质区施加会在第一高浓度杂质区或抗击穿区中发生结击穿的电压时，在抗击穿区中保留的未被消耗的区域的表面电阻可以取预定值。同时，另一杂质区在第一阱部由第二导电型半导体形成。
根据上述两种制造方法，在第一阱部中形成现有的其它杂质区的同时，在第二阱部中形成抗杂质区。对抗杂质区的要求与上述实施例中相同，并且可以选择同时形成的其它杂质区，以满足要求。通常，在半导体电路中存在在不同条件下所形成的多个杂质区。于是，选择满足对抗杂质区的要求或者具有最接近的浓度或形状的杂质区，作为与抗击穿区同时形成的其它杂质区。
根据本发明的实施例，提供一种可自由设置导通电压(保护电压)的晶体管型保护器件，该导通电压对受保护的器件是最佳的，并且在确定保护器件的导通电压方面具有较少的限制。
而且，根据本发明的实施例，提供一种将该晶体管型保护器件与受保护的电路集成所形成的半导体集成电路。
而且，根据本发明的实施例，提供在集成电路的制造方面成本增加最小的半导体集成电路的制造方法。
附图说明
以图1A和图1B是表示使用第一至第十四实施例的保护器件的保护电路的应用示例的电路框图。
图2是第一实施例的MOS晶体管型保护器件的剖面结构图。
图3是第一实施例的MOS晶体管型保护器件的原理图。
图4A和图4B是第一实施例的MOS晶体管型保护器件在制造中的剖面图。
图5A和图5B是MOS晶体管型保护器件在图4B之后的步骤中的剖面图。
图6A和图6B是MOS晶体管型保护器件在图5B之后的步骤中的剖面图。
图7是MOS晶体管型保护器件在图6B之后的步骤中的剖面图。
图8是作为对比例的MOS晶体管型保护器件的剖面图。
图9A和图9B是表示的钳回的漏极电压-电流特性曲线图。
图10是对比例的MOS晶体管型保护器件的原理图。
图11A和图11B示出了对比例和本发明的实施例的电场的2D仿真结果。
图12A和图12B示出了对比例和本发明的实施例的电流密度的2D仿真结果。
图13A和图13B示出了对比例和本发明的实施例的功耗密度的2D仿真结果。
图14示出了钳回曲线的仿真结果。
图15A和图15B是对比例和本发明的实施例的表面电位分布的2D仿真结果的图。
图16是第二实施例的MOS晶体管型保护器件的剖面结构图。
图17是第三实施例的MOS晶体管型保护器件的剖面结构图。
图18是第四实施例的MOS晶体管型保护器件的剖面结构图。
图19A、图19B1和图19B2是第五实施例的MOS晶体管型保护器件的剖面结构图。
图20是第五实施例的MOS晶体管型保护器件的另一个剖面结构图。
图21A～图21D是表示图19A和图20中实施例的变化例的剖面图。
图22A和图22B是第六实施例的MOS晶体管型保护器件的剖面结构图和平面图。
图23A和图23B是第六实施例的变化例的MOS晶体管型保护器件的剖面结构图和平面图。
图24是第七实施例的MOS晶体管型保护器件的剖面结构图。
图25是第八实施例的MOS晶体管型保护器件的剖面结构图。
图26A～图26B2示出了第八实施例的MOS晶体管型保护器件的其它剖面结构。
图27示出了第八实施例的MOS晶体管型保护器件的另一个剖面结构。
图28示出了第八实施例的MOS晶体管型保护器件的又一个剖面结构。
图29示出了第八实施例的MOS晶体管型保护器件的再一个剖面结构。
图30是第九实施例的IC的剖面结构图。
图31A和图31B是第九实施例的IC在制造中的剖面结构图。
图32A和图32B是在图31B之后的步骤中的IC剖面图。
图33A和图33B是在图32B之后的步骤中的IC剖面图。
图34A和图34B是在图33B之后的步骤中的IC剖面图。
图35A和图35B是在图34B之后的步骤中的IC剖面图。
图36A和图36B是在图35B之后的步骤中的IC剖面图。
图37A和图37B是在图36B之后的步骤中的IC剖面图。
图38A和38B是在另一种情况下的在图36B之后的步骤中的IC剖面图。
图39A和图39B是在图37B或图38B之后的步骤中的IC剖面图。
图40A和图40B是在图39B之后的步骤中的IC剖面图。
图41是第十实施例的IC的剖面结构图。
图42是第十一实施例的IC的剖面结构图。
图43是第十二实施例的IC的剖面结构图。
图44是第十三实施例的IC的剖面结构图。
图45A和图45B是第十四实施例的IC的剖面结构图。
图46是变化例1的MOS晶体管型保护器件的剖面结构图。
具体实施方式
以下，参照附图说明本发明的各实施例。
按以下顺序说明本发明的各实施例。
1.第一实施例(MOS型：向着栅极侧逐渐变浅的三阶漏极结构，包括制造方法和利用仿真结果与对比例进行的对比)；
2.第二实施例(MOS型：省略第一实施例的漏极结构中的电场缓和区)；
3.第三实施例(双极性型：省略第一实施例的结构中的栅极)；
4.第四实施例(MOS型：在第一实施例的结构上增加位于源极侧的低浓度区)；
5.第五实施例(MOS型：向着漏极侧逐渐变浅的三重漏极结构)；
6.第六实施例(MOS型：漏极手指形结构)；
7.第七实施例(MOS型：在第五实施例的三重漏极结构上增加易击穿区)；
8.第八实施例(MOS型：第五实施例的三重漏极结构应用于RESERF型等)；
9.第九～第十四实施例(应用于MOS型IC的制造方法)；
10.变化例1、2。
第一实施例
[保护电路的应用示例]
图1A和图1B示出了使用第一至第十四实施例的保护器件的保护电路的应用示例。
图1A和图1B中所示的保护电路(虚线包围的部分)是用于保护内部电路的电路，并且在该示例中包括一个NMOS晶体管。形成保护电路的晶体管可以是PMOS晶体管。应当指出，因为NMOS晶体管的电流驱动性能，所以NMOS晶体管是理想的用于保护电路的保护器件。
该MOS晶体管型保护器件由附图标记“TRm”表示。
保护器件可以是相对于包含内部电路的集成电路(IC)的外部分离元件，但是，这里将保护电路和内部电路集成在共同的半导体基板上。因此，图1A和图1B中所示的配置与本发明一个实施例的“半导体集成电路”对应。而且，MOS晶体管型保护器件TRm与本发明一个实施例的“晶体管型保护器件”对应。
MOS晶体管型保护器件TRm具有与电源电压VDD的供给线相连的漏极和与GND线相连的源极。MOS晶体管型保护器件TRm的栅极与GND线相连。因此，在该连接配置中的MOS晶体管称为GG(栅极接地)MOS晶体管。
内部电路连接在电源电压VDD的供给线和GND线之间。因此，内部电路由电源电压VDD驱动。
在图1A和图1B中，由附图标记“I/O”表示的来自于输入/输出电路或输入/输出端子(未示出)的信号的输入线或输出线(以下统称为信号线)与内部电路相连。
由于静电等引起的噪声可能叠加在信号线上。因此，保护二极管D1连接在信号线和电源电压VDD之间，所述保护二极管D1的阳极位于信号线一侧。而且，保护二极管D2连接在信号线和GND线之间，所述保护二极管D2的阳极位于GND线一侧。
应当指出，可以增加采用本发明实施例的GGMOS晶体管以代替保护二极管D1、D2。
图1A是当浪涌正电荷进入电源端子时保护电路的工作原理说明图。
当浪涌正电荷从电源端子等(未示出)进入电源电压VDD的供给线时，电源电压VDD的供给线的电位因电荷激增而升高。在电源电压VDD的供给线的电位达到内部电路的击穿电压之前，MOS晶体管型保护器件TRm导通并转向导通状态。因此，浪涌电荷通过MOS晶体管型保护器件TRm流到GND线。
图1B是当浪涌正电荷进入I/O端子时保护电路的工作原理示意图。
当浪涌正电荷进入I/O端子时，保护二极管D1正向偏置并导通，并且允许浪涌电荷流入电源电压VDD的供给线中。然后，电源电压VDD的供给线达到预定的电位，MOS晶体管型保护器件TRm导通并转向导通状态。因此，浪涌电荷通过MOS晶体管型保护器件TRm流到GND线。为了保护内部电路，需要在电位超过内部电路的输入/输出的耐压之前使保护二极管D1导通。而且，需要在电位超出内部电路的晶体管的(漏极)耐压之前使MOS晶体管型保护器件TRm导通。
由此，内部电路避免了因高电压所致的击穿。
如上所述，MOS晶体管型保护器件TRm必须满足以下要求：
(1)具有抗静电击穿性，从而不会被由浪涌电荷所产生的高电压或大电流而破坏；
(2)在电压高于内部电路的工作电压时以及在电压低于内部电路的击穿电压时接通；
(3)接通之后具有足够低的阻抗；并且
(4)没有接通时具有足够高的阻抗。
[器件结构]
图2是第一实施例的MOS晶体管型保护器件的剖面结构图。
MOS晶体管型保护器件TRm形成于半导体基板1上。半导体基板1是具有高浓度注入杂质的P型硅(晶面取向100)基板。在半导体基板1中的表面侧上，形成有注入杂质的P型阱(以下称为“P阱”)2，以用于获得所期望的阈值电压或各部分的耐压。
在P阱2的表面上形成通过对半导体基板1的表面进行热氧化所得到的SiO2栅极绝缘膜3。
在栅极绝缘膜3上形成具有N型或P型掺杂的多晶硅的栅极4。
尽管没有具体示出平面图，但是栅极4具有细长的手指形部。在所述手指形部的宽度方向的一侧为源极，另一侧为漏极。
更具体地，通过在栅极4(严格说是手指形部)一侧的P阱2部中高浓度注入N型杂质以形成源极区5。如同源极区5的情况，通过在栅极4(手指形部)的另一侧的P阱2部中高浓度注入N型杂质以形成漏极区6。
这里，因为杂质的横向扩散，所以源极区5的边缘到达栅极4的边缘的下面。漏极区6和源极区5在平面图形上部分重叠。
另外，漏极区6形成于离开栅极4的预定距离处并且在平面图形上不与栅极4重叠。
电场缓和区7形成于栅极4和漏极区6之间。如同源极区5的情形，电场缓和区7是在平面图形上与栅极4部分重叠的N型杂质区。电场缓和区7的注入杂质浓度基本上低于漏极区6的注入杂质浓度，并且其形成目的是为了像所谓的LDD区和延伸部等一样用于缓和横向电场。优选的是，如后文所述，电场缓和区7工作时在深度方向的整个区域中被耗尽。因此，在此情况下，在电场缓和区7中不会发生结击穿。换言之，通过确定电场缓和区7在源极和漏极的离开方向上的长度以及电场缓和区7的杂质浓度，可以使得在栅极端附近不会发生结击穿。
在离开栅极4下面的阱区部分的预定距离处，抗击穿区8形成于栅极4和漏极区6之间并与漏极区6相接触。在该示例中，抗击穿区8形成于漏极区6和电场缓和区7之间。
通过确定抗击穿区8的杂质浓度分布(杂质浓度分布曲线)，使得电场缓和区7的夹断电压高于漏极击穿电压。
这里，“抗击穿区8的夹断电压”指当改变漏极偏置、耗尽层在深度方向上扩展、并且电中性区消失(在抗击穿区8中关断)时作用于漏极区6的电压。这里，“电中性区的消失(关断)”意味着在抗击穿区8的一点或多点中第一次出现消失。
而且，“漏极击穿电压”在该示例中指在漏极区6或抗击穿区8中第一次发生结击穿时漏极区6的电压。
该要求等同于“在漏极区6或抗击穿区8上施加发生结击穿时的漏极偏置(例如漏极电压)时，抗击穿区8中保留没被耗尽的(电中性)区”。
当电中性区存在时，抗击穿区8起到具有适当表面电阻的电阻层的功能。
通过确定包括抗击穿区8在源极和漏极的离开方向上的长度、深度等的冶金结形状以及杂质浓度分布，使得在保留电中性区的状态下，抗击穿区8具有预定的阻值。
这里，当以漏极区6和抗击穿区8的顺序发生结击穿时，可以按如下方式限定“预定阻值”的上限。
随着漏极作用电压上升，会在漏极区6中发生结击穿。当漏极区6的电位上升饱和时，电中性区保留在抗击穿区8中并且保持预定的阻值。如果预定的阻值太高，那么漏极作用电压进一步上升，并且当在饱和但略高的电位处发生下一次结击穿之前，电中性区会消失。于是此后，在抗击穿区8中不发生结击穿。根据冶金结形状以及抗击穿区8的杂质浓度分布，确定预定阻值的上限，以便不出现这种情况。
当以漏极区6和抗击穿区8的顺序发生结击穿时，按以下方式限定“预定阻值”的下限。
如上所述，当在漏极区6中先发生结击穿时，如果漏极作用电压上升，那么漏极区6的电位增加很小并且饱和。另外，当在抗击穿区8中先发生结击穿时，由于其后的漏极电流和在该区的整个长度上的阻值，会在抗击穿区8中产生压降。当正噪声作用于漏极侧时，各杂质区的电位以源极侧的电位为基准。因此，当在抗击穿区8中先发生结击穿时，漏极区6的电位以源极侧的电位为基准而上升。这里，如果抗击穿区8的“预定阻值”太小，那么压降的量太小，并且漏极区6的电位没有上升到在漏极区6的部分中发生结击穿的电位。
即，“预定阻值”的下限必须等于或大于一定阻值，该阻值在抗击穿区8中先发生击穿之后足以导致在漏极区6中发生下一次击穿。
应当指出，抗击穿区8的阻值由抗击穿区8的表面电阻和长度的乘积确定。这些结构参数是彼此依赖的设计因素，并且抗击穿区8的阻值的最优值并不唯一确定。
而且，抗击穿区8的结深度比漏极区6的结深度浅。由此，在抗击穿区8和漏极区6之间的边界附近产生冶金结表面的阶差，并且在漏极区6的基板深度侧形成拐角曲面。以下，拐角曲面称为“凸面部分6A”。
以高浓度注入P型杂质的阱接触区10形成于P阱2中。
在半导体基板1的表面上，形成有用于在半导体基板1和上层布线(未示出)之间形成电绝缘的层间绝缘膜11。
源极12、漏极13和阱电极14形成于源极区5、漏极区6和阱接触区10上，并通过贯通层间绝缘膜11的连接孔使各个N型杂质区(扩散层)之间进行欧姆接触。
[通过ESD操作去除浪涌电荷]
利用图3说明当浪涌电荷进入图2的结构时各部分的作用。这里，以漏极区6和抗击穿区8的顺序发生结击穿的情况为例说明工作原理。
这里考虑一种情形，即浪涌电流被看作等同于随时间以斜坡函数形式单调递增的电流源与晶体管的漏极相连的情形。通过施加被看作是等同于连接电流源的浪涌电荷(主要是施加漏极偏置)，电流流入处于截止状态的MOS晶体管型保护器件TRm的漏极13中。当漏极电流增大时，漏极电位逐渐升高。
随着漏极电位的升高，首先，电场缓和区7从P阱2被耗尽层耗尽。由此，栅极端的电场被缓和并且避免了栅极端的结击穿。
当漏极电压进一步增大时，抗击穿区8在一定程度上被耗尽。由于通过确定杂质浓度等而使得抗击穿区8的夹断电压高于漏极击穿电压，所以电中性区8i保留在抗击穿区8中。在图3中，在抗击穿区8的基板深度侧的耗尽层由附图标记“8v”表示。
在该操作示例中，这里说明这种情形，即通过确定杂质分布而使得电场集中在漏极区的拐角曲面(以下，称为凸面部分6A)上并且会发生第一次雪崩击穿(结击穿)。
雪崩击穿所产生的空穴电流在阱中沿路径P1流动，并且从阱电极14流出。同时，空穴电流在P阱2的电阻成分中流动并且阱势(well potential)增大。
在源极区5和P阱2之间的PN结通过增大的阱势而被正向偏置。因此，电子被从源极区5注入到P阱2中，双极性工作开始，漏极电压降低，并且出现钳回现象(snapback)。由于漏极电压变低，因雪崩击穿所致的凸面部分6A中的碰撞电离变得相对较弱。
另一方面，所注入的电子电流沿着作为从源极区5到漏极区6的最短路径的P2路径流动，流经抗击穿区8和漏极区6，并且从漏极13流出。由此，在抗击穿区8中形成电位梯度。同时，经过路径P2的电子被凸面部分8A的高电场加速并导致碰撞电离，并且凸面部分8A中的雪崩击穿变得相对较强。凸面部分8A中所产生的空穴电流主要经过路径P3流入源极区5中，并且部分电流流经路径P3a并从阱电极14流出。
当浪涌电流进一步增大时，因为由于流过路径P2的电流在抗击穿区8中所产生的压降，所以漏极区6的电位再次升高。因此，在电场集中的漏极区6的凸面部分6A中达到了雪崩击穿的临界电场，并且在凸面部分6A中结击穿(雪崩击穿)再次变强。
在凸面部分6A中再次变强的结击穿所产生的空穴电流围绕处于高电位的抗击穿区8流动，往下流动到处于低电位的P阱2，流经路径P1a，并且主要从源极12流出。因此，在P阱2的深区中形成沿路径P1a的电位梯度。该电位使得从源极区5注入的电子电流引入，并且形成沿路径P4的电子电流。
在一系列的过程中，最初的发热集中在发生最初结击穿并且集中了电流和电场的凸面部分6A附近。之后，路径P2中的电子电流增大，并且发热的中心移动到凸面部分8A。
但是，在凸面部分8A中发生击穿之前，在离开凸面部分8A的另一漏极区6的一部分的凸面部分6A中，雪崩击穿再次变强。因此，在高电流范围内的发热区分布在凸面部分8A、凸面部分6A和电中性区8i三个区中。
而且，因为从抗击穿区8扩散的电位梯度，所以经过路径P4并且流入漏极区6中的电子电流主要在漏极区6的底表面上流动，并且缓解了电流密度的集中。
因此，ESD浪涌的功耗分布在从抗击穿区8到漏极区6的底表面的宽范围内，缓解了局部的发热，并且避免了器件因为较高的浪涌电流而出现ESD损坏。
当通过确定杂质浓度而使得在凸面部分8A中发生第一次结击穿时，通过雪崩击穿所产生的空穴电流在阱中沿着路径P3a流动，并且从阱电极14流出。同时，空穴电流在P阱2的电阻成分中流动，并且阱势上升。
然后，以与上述的从“在源极区5和P阱2之间的PN结通过增大的阱势而被正向偏置”这句话开始的描述相同的方式进行工作。
[制造方法]
以下，参照图4A～图7和图2说明MOS晶体管型保护器件TRm的制造方法。
在图4A的步骤1中，为了在高杂质浓度P型硅的半导体基板1上形成P阱2，外延生长低浓度P型硅层。例如，半导体基板1的杂质浓度等于或大于1E19[cm-3]，并且外延生长层1E的杂质浓度例如等于或小于1E15[cm-3]。
随后，对半导体基板1的表面进行热氧化，并且形成用作离子注入的穿透膜的牺牲氧化膜21。
然后，通过牺牲氧化膜21向半导体基板1中注入硼(B)离子，在其上进行活化退火，并且形成P型半导体的P阱2。通过确定硼(B)离子的掺杂量和注入能量，可获得所期望的漏极耐压、P阱2的表面电阻和形成于相同基板上的MOSFET的阈值电压。
之后，在图4B的步骤2中，利用氟化溶液通过蚀刻去除牺牲氧化膜21，然后，再次热氧化半导体基板1的表面并且形成栅极绝缘膜3。通过确定作为栅极绝缘膜3的氧化硅膜的厚度，可以在形成于相同基板上的MOSFET中获得所期望的栅极耐压和阈值电压。
随后，利用热CVD法在栅极绝缘膜3上沉积多晶硅层(图中未示出)，在多晶硅层中以高浓度注入磷(P)离子。
随后，在半导体基板的整个表面上涂覆抗蚀剂(未示出)，然后在其上进行光刻，并且将栅极图案转印到抗蚀剂上。然后，利用蚀刻图案作为掩模进行反应性离子蚀刻，并且去除多晶硅层的不需要的部分。之后，通过灰化处理去除抗蚀剂并且得到栅极4。
然后，在图5A的步骤3中，通过抗蚀剂PR1覆盖半导体基板1，在其上进行光刻，并且从栅极4到将成为漏极区6的区域(参见图2)的部分形成为开口。随后，在半导体基板1的表面中注入用于形成电场缓和区7的磷(P)离子。可以根据作为穿透膜的栅极绝缘膜3的厚度和期望的漏极耐压，确定磷(P)的掺杂量和注入能量。之后，通过灰化处理等去除抗蚀剂PR1。
然后，在图5B的步骤4中，通过抗蚀剂PR2覆盖半导体基板1，在其上进行光刻，并且从抗击穿区8到将成为漏极区6的区域(参见图2)的部分形成为开口。随后，在半导体基板1的表面中注入用于形成抗击穿区8的磷(P)离子。通过确定磷(P)的掺杂量和注入能量，使得抗击穿区8的夹断电压高于漏极耐压。之后，通过灰化处理等去除抗蚀剂PR2。
之后，在图6A的步骤5中，通过抗蚀剂PR3覆盖半导体基板1，在其上进行光刻，并且源极区5和漏极区6的区域形成为开口。随后，在半导体基板1的表面中依次注入砷(As)离子和磷(P)离子。通过确定各离子的掺杂量和注入能量，可获得在以后将形成的源极和漏极之间足以形成欧姆接触的表面浓度，以及比抗击穿区8中更深的结深度。之后，去除抗蚀剂PR3。
然后，在图6B的步骤6中，通过抗蚀剂PR4覆盖半导体基板1，在其上进行光刻，并且用于形成阱接触区10的区域形成为开口。随后，在半导体基板1的表面中注入硼(B)离子或氟化硼(BF2)离子。通过确定掺杂量和注入能量，可获得在以后将形成的阱电极之间足以形成欧姆接触的表面浓度。之后，去除PR4。
之后，在图7的步骤7中，在基板上进行热处理并且激活在上述步骤中注入离子的杂质原子。
随后，通过等离子体CVD在基板表面上厚厚地沉积SiO2，利用CMP平坦化该表面，由此获得层间绝缘膜11。
然后，在基板的整个表面上形成抗蚀剂膜(未示出)，在其上进行光刻，将设于源极区5、漏极区6和阱接触区10上的连接孔的图案转印到抗蚀剂膜上。之后，进行反应性离子蚀刻并且形成各部分的连接孔。
然后，在步骤8中，通过溅射和CVD在连接孔中嵌入诸如钨的金属，并且在其上形成铝布线层。由此，如图2所示，得到源极12、漏极13和阱电极14。
在以上所述的方式中，可得到第一实施例的MOS晶体管型保护器件TRm。
这里，说明了可以用作N沟道GGMOS的MOS晶体管型保护器件TRm的制造方法。
但是，通过提供与上述说明中各步骤的导电类型相反的注入杂质，也可以以相同的步骤制造P沟道保护器件。
而且，初始基板不必是高浓度的P型基板，只要是高电阻的P型基板或N型基板就可以。
应当指出，在第一实施例和其它实施例中，半导体基板1并不局限于由硅等半导体材料制成的基板。例如，由半导体材料或者除半导体之外的材料制成的基板用作支撑基板，并且在该基板上形成半导体层，这种情形在本发明的实施例中被定义为属于“半导体基板”类。因此，用于形成薄膜晶体管的基板、具有与基板绝缘的SOI层的SOI基板等可以用作半导体基板。
以下，在第一实施例中，说明使抗击穿区8与栅极4以预定距离隔开的优点以及与“抗击穿区”有关的优点。
例如，如同在JP-A-2002-9281中，N型杂质区(抗击穿区)在自身要导致结击穿时具有电阻层的功能，该区与栅极4在图形上重叠的情况下，在漏极耐压方面存在许多限制，难以实现较高的耐压。即，在JP-A-2002-9281的结构中，漏极耐压受到所有的源极和漏极之间的击穿电压、漏极和阱之间的结耐压以及栅极和漏极之间的绝缘膜耐压限制。因此，很难通过MOS晶体管型保护器件为内部电路(图1)的耐压设置具有适当幅值的漏极耐压。
另外，根据第一实施例，抗击穿区8离开位于栅极4正下方的阱区部分，并且设定漏极之间的耐压的自由度高。因此，即使在内部电路具有高耐压的情况下，也可以设定超过所述高耐压的ESD保护耐压。
而且，由于没有硅化层，所以因硅化形成时的加热而造成杂质浓度降低等的变化因素很少。具体地，对于漏极区6和P阱2的杂质浓度分布，抗击穿区8在击穿后预定阻值具有最佳范围。因此，在形成抗击穿区8之后，在硅化加热等步骤中，需要通过吸出杂质或者加热抗击穿区，以尽可能地避免杂质浓度分布的大的变化。
在JP-A-2002-9281中，抗击穿区总体上由两个低浓度掺杂区及它们之间的高浓度杂质区形成。但是，高浓度杂质区是硅化的，并且在该部分中阻值在一定程度上变化。而且，包括漏极区的在高浓度杂质区上的部分是硅化的，并且硅化在击穿点附近。由于发热位置在硅化层附近，所以很可能出现该部分损坏和硅化的阻值的变化等缺陷。
在第一实施例的MOS晶体管型保护器件TRm中，不会形成导致缺陷的硅化层。
而且，与JP-A-2002-9281中高浓度掺杂区和低浓度掺杂区交替形成四个的情况相比，禁区小。
以下，说明相对于普通DE-MOSFET的优点。首先，详细说明DE-MOSFET，然后通过仿真，由本实施例的晶体管结构与DE-MOSFET之间的区别所带来的优点将变得明显。
[对比例1(DE-MOSFET)]
图8是包括用于提高漏极耐压的电场缓和区的漏极延伸型MOS晶体管(DE-MOSFET)的剖面结构图。
在图8所示的结构中，P阱102形成于半导体基板101上。栅极绝缘膜103通过热氧化等形成于半导体基板101(严格地说为P阱102)的表面上。类似于图2中的P阱2，通过确定P阱102的杂质浓度分布而获得预定的阈值电压和阱的表面电阻。
栅极104形成于栅极绝缘膜103上。在形成栅极104的手指形部的宽度方向的一侧为源极侧，另一侧为漏极侧。
源极区105形成于P阱102中以与栅极104的一端部分地重叠。而且，在离开栅极104的另一端的P阱102中形成漏极区106。在源极区105和漏极区106中以高浓度注入N型杂质。
浓度低于漏极区106的N型电场缓和区107形成于漏极区106和栅极104正下方的阱区部分之间。电场缓和区107的一端与栅极104的一端重叠。通常，在电场缓和区107中，深度方向的整个长度在工作时如同所谓的LDD区、延伸部分等被耗尽。因此，当发生结击穿时，在漏极偏置(例如漏极电压)的作用下，在电场缓和区107中没有保留电中性区。
在P阱102中形成高浓度P阱接触区110。通过插头等与阱接触区110、源极区105和漏极区106相连的阱电极114、源极112和漏极113分别形成为层间绝缘膜111上的布线。
这里，电场缓和区107设置用于提高漏极耐压。电场缓和区107承受漏极和栅极之间的大部分电场，并且栅极端所产生的电场得到缓解，并且在栅极端导致损坏的漏极电压被提高。
为了使电场缓和区107能承受足够的电压，电场缓和区107被设计为浓度足够低并且长度足够长。
因此，漏极耐压基本上通过漏极区106和P阱102之间的结耐压确定。
[TLP测量]
GGMOS由具有图8所示结构的DE-MOSFET构成，并且在其上进行TLP(传输线脉冲)测量。
图9A示出了对比例的DE-MOSFET的TLP测量的结果。
图9A所示的曲线C1是这样得到的，即向图8的漏极113供给电压脉冲，并在依次增大输入脉冲的电压幅值的同时，测量每过一个预定时间(例如100[ns])的时刻的过渡的漏极电压值和漏极电流值之间的关系。
在曲线C1中，随着漏极电压增大，由于上述的第一次结击穿，约为0.4[A]的漏极电流迅速地开始在24[V]附近流动，并且漏极电压瞬间降低为峰值的约1/4。漏极电压返回的现象称为“钳回(现象)”。钳回之后，随着脉冲高度值相对于各随后的脉冲作用的增大，作为对此的反应，漏极电压和漏极电流逐渐增大。
图9A所示的曲线C2示出了与得到曲线C1的漏极电流测量交替进行的漏极漏电流测量的结果。更具体地说，曲线C2的各点是这样绘出的电流值，即以此前测得的曲线C1上点的漏极电流作为纵轴，并且以在测量曲线C1上的点之后测得的漏极漏电流作为横轴。
如曲线C2所示，测得的保护器件(DE-MOSFET)的漏极漏电流随着第一次钳回之后测量次数的增加而连续增大。这表明漏极结击穿出现在每次钳回时。
利用图10说明上述漏电流发生的理论原因。
图10示出了恰好在图8的DE-MOSFET中引起钳回之后的情况。
首先，在源极112、阱电极114和栅极104接地的情况下，允许流入漏极113中的电流增大。然后，漏极电压增大，电场缓和区107的损耗继续进行，整个区在漏极电压达到漏极击穿电压之前被耗尽。由此，集中在栅极端的电场被缓解，避免了在栅极端发生损坏，于是实现了电场缓和区的作用。
当通过增大漏极作用电压而允许较大的漏极电流流动时，在作为漏极区106的基板深度侧具有弯曲结构的结部分的凸面部分106A中，电场变为最大。然后，当漏极电压达到漏极击穿电压时，在晶片的剖面上的凸面部分106A中和晶片平面上的漏极区106中的一些有限点开始雪崩击穿。开始雪崩击穿的点通常具有斑点的形状，所以称为“热斑”。
在由雪崩击穿所产生的一对空穴和电子中，电子通过路径P6流入漏极区106中，空穴流经路径P5并从阱接触区110流入阱电极114中。同时，因为P阱102的电阻，空穴电流使P阱102的电位增大，并且源极区105和P阱102之间的PN结被正向偏置。
当通过进一步增大漏极作用电压而允许更大的漏极电流流动时，漏极电压增大，并且空穴电流因碰撞电离而增大。因此，基板电位很快达到PN结的导通电压，并且电子被从源极区105注入到P阱102中。
因为由扩散和空穴电流所形成的电位梯度，所以电子电流经路径P6从凸面部分106A流到漏极区106。当源极和基板之间的PN结导通时，漏极和源极之间的阻抗变低，漏极电压降低，并且出现钳回。由于漏极电压变低，所以除了热斑之外的区域不会发生雪崩击穿，并且击穿电流集中地流到晶片平面上的热斑。
这样，就在钳回现象之后电场和电子电流密度集中在漏极区的凸面部分106A附近，于是，浪涌电能集中地在该区附近消耗并且发热。
应当认为，因为发热集中，所以半导体基板1中的晶体缺陷大大增加并且图9A中所示的漏电流增大。该漏电流主要产生于高漏极耐压的MOSFET中，并且这在中到高耐压半导体集成电路中是个特殊的问题。
图9B示出了实施例(参见图2)的保护器件的TLP测量的结果的示例。
如图所示，尽管该保护器件与图9A所示的对比例的保护器件具有几乎相等的栅极宽度，但是导致结泄漏的漏极电流从对比例的0.4[A]增大到1[A]以上。
[仿真结果和结论]
通过器件仿真比较图8所示的对比例的晶体管结构与图2所示的第一实施例的晶体管结构。
图11A～图13B示出了电场E、电流密度J以及作为二者乘积的功耗密度P的仿真结果。在图11A～图13B中，图A是表示对比例的器件结构的结果的二维(2D)图，图B是表示本发明第一实施例的器件结构的结果的二维(2D)图。在2D图中，横轴X表示图8或图2中剖面水平方向的尺寸，纵轴Y表示深度方向的尺寸。在图11A～图13B中，表示电场E、电流密度J和功耗密度P的相对值的幅值的等级数与作为2D屏幕的仿真结果的等级曲线适当地相关联。
而且，在图11A、12A和13A中，栅极104、电场缓和区107和漏极区106的范围通过与图8中相同的附图标记示出。在图11B、12B和13B中，栅极4、电场缓和区7、抗击穿区8和漏极区6的范围通过与图2中相同的附图标记示出。
如图11A所示，在对比例中，电场E过度地集中在与电场缓和区107相接触的漏极区106的端部，并且最大等级为“10”。
另外，在本发明的第一实施例中，如图11B所示，在与电场缓和区7相接触的抗击穿区8的端部，存在有电场E的最大等级的集中位置。同时，电场E(等级“8”)的集中位置也形成于在抗击穿区8附近的漏极区6的端部处。在抗击穿区8的击穿点的最大等级为“9”，这比对比例降低了一级。
与电场的分布对应，通过采用本发明的实施方式，图12A和图12B中所示的电流密度J也被分散。
在图12A所示的对比例中，电流密度的集中位置落在像点一样的狭窄范围内，并且其等级为“12”。
另外，在如图12B所示的本发明的第一实施例中，在抗击穿区8的表面侧形成在沟道方向上延伸的带状电流集中位置，并且其等级为“10”，这比对比例降低了两级。而且，明显地，新产生了从漏极区6的端部流到P阱的深部的电流路径J1。
通过上述电场E的分布和电流密度J的分布，通过采用本发明的实施例，图13A和图13B中所示的功耗密度P峰值从一点分成两点。而且，最大等级从对比例的“13”降低到第一实施例的“12”。
因此，显然，通过采用本发明的实施例抑制了发热。
在该仿真中，已研究了钳回现象和该现象中相对于四个电流值的表面电位分布。
图14示出了钳回的仿真结果。
在该仿真中，在对比例和实施例具有不同结构参数的情况下，估计了当漏极电流ID以逐渐变大的斜坡波形输入时的漏极电压VD以及其X方向上的表面电位分布，并进行了比较。
如图14所示，在对比例中，随着漏极电流ID增大，漏极电压VD单调地降低。另外，在实施例的结构中，在漏极电流ID是观察点处的电流值的0.2倍的点的附近，漏极电压VD取最小值。当漏极电流ID进一步增大时，相反，漏极电压VD变低并且降低率接近于线性。
这显然也出现在图15A和图15B所示的表面电位分布中的漏极区的表面电位中。
在图15A的对比例中，随着漏极电流ID从曲线A增大到曲线D，漏极表面电位也变低。
另外，在图15B的本发明的第一实施例中，在从曲线C到曲线D的转变中，电位关系与对比例中的相反。而且，在曲线D中，当观察点处的漏极电流ID允许流过时，在抗击穿区8的沟道电流方向上出现线性的电位增长。这意味着抗击穿区8以其源极侧的端部电位为基准，具有提高漏极侧电位的作用。换言之，该结果明显地表示出，抗击穿区8通过逐渐改变沟道方向的电位，起到缓解电场和电流密度的过度集中的所谓“镇流电阻”的作用。
根据上述结果，下面以与对比例进行比较的方式说明本实施例的工作原理。
(1)浪涌电荷被输入到保护器件的漏极。保护器件的动作可看作是等同于电流随时间单调递增的电流源按照一定模式与保护器件的漏极相连的情形。
(2)漏极电位因输入到漏极的浪涌电荷所致的电流而增大，并且，在一定电压时，雪崩击穿从漏极宽度中的某些薄弱的点、即热斑处开始发生。
(3)击穿点中所产生的空穴以空穴电流通过基板流到基板接触部，并且使基板电位升高。
(4)当空穴电流的量达到一定程度时，基板电位达到PN结的导通电压，并且电子被从源极区注入到基板中。电子电流相对于基板偏压指数增长，并且源极和漏极之间的阻抗迅速变低。
(5)因为阻抗变低，所以击穿点附近的电位变低。
(5-1)对比例的情况
同时，在对比例中，击穿点靠近于几乎处于相同电位的硅化区，并且击穿点的电位变低，并且整个硅化区的电位在整个漏极宽度上降低到漏极击穿电压以下。因此，在已经发生过击穿的点之外的区域不会发生结击穿，并且击穿电流集中流入已经首先发生击穿的一点(热斑)中。因此，这里，局部电流密度变得极高。
而且，在对比例中，如图13A所示，发热(功耗密度P)集中在漏极区的短部分上。因此，基板的硅在发热集中的位置被热损坏，并且会产生导致软漏电流的晶体缺陷。
(5-2)实施例的情况
另外，在本实施例的结构中，同样地，一旦击穿点的电位降低，击穿电流就集中流到那里。
但是，在本实施例的结构中，如图13B所示，高击穿电流密度处的发热位置分散在从抗击穿区8到漏极区6的底表面的宽泛区域内。因此，即使输入在对比例中导致损坏的电流，那么该点也不大可能由于发热集中而被损坏。
而且，抗击穿区8存在于击穿点(抗击穿区的前端)和漏极区6(在硅化的情况下就局限于漏极区6)之间。如图15B所明示，抗击穿区8具有镇流电阻的功能。因此，击穿电流增大，抗击穿区8中的击穿电压增大，因而，如图15B所示，漏极区6的电位开始增大。
因此，漏极电压再次恢复到漏极击穿电压以上的电压，并且在其它点处开始结击穿，并且最终在整个栅极宽度上发生结击穿。
由此，栅极宽度周围的电流密度变低，并且避免了浪涌电流在一点上集中。
(6)因此，在本实施例中，不会形成导致软漏电流的晶体缺陷，并且可获得高的It2(二次击穿电流，阻断电流)。
以上说明可以总结如下。在本实施例中，首先，即使当结击穿在一点处开始，也可分散发热集中，并且避免在该一点的热损坏。在耐受的过程中，浪涌电流增大并且漏极电压再次增大。然后，在其它点处达到漏极击穿电压并且开始结击穿。
当浪涌电流进一步增大时，最终在整个漏极宽度上发生结击穿。
在该过程中，可以避免在漏极的端部导致软漏电流的局部晶体缺陷的形成，并且因为发热集中被分散，所以即使在浪涌电流进一步增大的情况下，也可以避免整个器件的击穿达到较高的电流(It2)。
<2.第二实施例>
图16是第二实施例的MOS晶体管型保护器件TRm的剖面图。
图16中所示的结构是从图2的结构中去除电场缓和区7所得的结构。
在图16所示的MOS晶体管型保护器件中，如同在第一实施例中，当在凸面部分8A和凸面部分6A中发生首先发生结击穿时，抗击穿区8起着镇流电阻的作用。因此，可实现这样的效果，即由于抗击穿区8的电压下降，漏极电压反而增大。因此，可以在漏极的端部避免导致软漏电流的局部晶体缺陷的形成，并且因为发热集中被分散，所以即使在浪涌电流进一步增大的情况下，也可以避免整个器件的击穿已达到较高的电流(It2)。
而且，由于抗击穿区8以预定的距离离开在栅极4下面的阱区部分，所以可以在漏极和栅极之间的耐压没有限制的情况下，设定保护器件的耐压。
<3.第三实施例>
从上述第一实施例的工作原理可以看出，MOS晶体管型保护器件TRm自身完成双极性晶体管工作，于是，栅极4不是必要的。
图17是第三实施例的双极性晶体管型保护器件的剖面图。
图17中所示的结构是从图2的结构中去除栅极4和栅极绝缘膜3所得的结构。
可以使用图17所示的双极性晶体管型保护器件TRb代替图1A和图1B中的MOS晶体管型保护器件TRm。
在图17中，用词语“发射极区5B”代替源极区5，用词语“集电极区6B”代替漏极区6。而且，P阱2起着“基极区”的功能，并且阱接触区10起着“基极接触区”的功能。
制造方法、材料和其它的结构参数与第一实施例中的相同。
根据图17所示的MOS晶体管型保护器件TRb，可以实现与第一实施例相同的效果，这在第二实施例中已经总结。在没有栅极的情况下，限制被进一步放宽，并且可以自由地确定保护器件的耐压。
<4.第四实施例>
图18是第四实施例的MOS晶体管型保护器件TRm的剖面图。
图18中所示的结构是在图2的结构中的源极区5和栅极4之间，增加了与电场缓和区7在相同步骤中形成的低浓度区7a所得到的结构。
通过所增加的低浓度区7a在沟道长度方向上的长度，可以将钳回曲线的导通电阻调整为期望值。此外，在第四实施例中可以实现在第二实施例中所总结的与第一实施例相同的效果。
<5.第五实施例>
图19A是第五实施例的MOS晶体管型保护器件TRm的剖面图。
图19A中所示的结构是一种适合于漏极区6较浅、并且在漏极区6与抗击穿区8之间不能提供足够大的结深度差异的情形的结构。
合金结深度以漏极区6、抗击穿区8和电场缓和区7的顺序依次变大。而且，抗击穿区8在电场缓和区7中略小一些，并且漏极区6在抗击穿区8中略小一些。
应当指出，从源极侧的抗击穿区8的端部到电场缓和区7的端部的距离对电场缓和是最佳长度。而且，从源极侧的漏极区6的端部到抗击穿区8的端部的距离对镇流电阻是最佳长度。
另外，漏极区6、电场缓和区7和抗击穿区8的与源极侧相反的一端形成有另一个凸面部分6C。
图19B1示出了在深度方向上的抗击穿区8的一部分在工作时被耗尽的情形。
图19B1是在凸面部分8A或凸面部分6A中发生第一次击穿的情形。例如，如果在凸面部分8A中发生第一次击穿，那么第二次击穿就发生在凸面部分6A中或在对应于相对的基板深度侧的拐角处的凸面部分6C中。在凸面部分6A和凸面部分6C中，先在其中的一个中发生击穿，之后在另一个中发生击穿。
在任一情况下，当表面边缘按如图所示对准时，易于发生击穿，并且这对于发热位置的进一步分散是优选结构。
代替图19B1的是，如图19B2所示，抗击穿区8被部分耗尽。
图19B2示出了在凸面部分8A或凸面部分6C中发生击穿的情形。例如，如果在凸面部分8A中发生第一次击穿，那么在对应于基板深度侧的拐角的凸面部分6C中发生第二次击穿。
图20示出了图19A的结构关于Z-Z线的镜面反转。
该结构采用多手指形栅极配置，并且例如类似于MOS晶体管型保护器件TRm的两个手指形部之间共用漏极的结构。这里，在多手指形栅极结构中，栅极形成为具有多手指形(簧片形状)，并且在两个相邻的栅极手指部之间共用源极和漏极中的至少一个。
在图20中，通常，当共用漏极时，采用在Z-Z轴的左侧和右侧连接两个电场缓和区7、两个抗击穿区8和两个漏极区6的图案。在此情况下，自然地，没有形成凸面部分6C。
期望的是将表面边缘对准以易于击穿，但是，当合金结在抗击穿区8中比在漏极区6中深时，在远离栅极的一侧不必对准结的表面边缘。
图21A～图21D是除了图19A和图20之外的结形状的组合的剖面图。这里，图21A和图21B示出了图19A的变化例，图21C和图21D示出了图20的变化例。
从这些附图中可见，在漏极13下面，漏极区6和抗击穿区8完全被电场缓和区7包围，或者电场缓和区7被分割开，以使漏极区6的一部分与P阱2直接接触。
在第五实施例中可以实现在第二实施例中所总结的与第一实施例相同的效果。
<6.第六实施例>
第六实施例涉及多手指形漏极结构。
图22A～图23B是多手指形漏极结构的剖面图和平面图。图22B和图23B是平面图，并且平面图中加粗虚线部分的剖面由相应的图22A和图23A表示。
在该实施例中，与第一实施例具有相同功能的配置以相同的附图标记表示。
在多手指形漏极结构中，如图22B和图23B所示，栅极4呈直线形并且靠近于栅极4的抗击穿区8形成为具有簧片形状。另外，漏极区6形成于比抗击穿区8距离栅极4更远的一侧。
在图22A所示的结构中，如同剖面图所示，漏极区6和抗击穿区8在图案中不重叠。另外，在图23B的结构中，漏极区6像毯子一样与抗击穿区8在长度方向上重叠一半。
如上所述，图22A、图22B与图23A、图23B之间的区别在于漏极区6和抗击穿区8之间重叠或者不重叠，而在本身功能上没有太大区别。
在任一情况下，从栅极4侧的抗击穿区8和漏极区6的边缘位置看，漏极区6的边缘和抗击穿区8的边缘位于平面图案的不同高度处。在这点上，漏极区6的边缘位置距离栅极4的距离比抗击穿区8的边缘位置距离栅极4的距离远。
根据图22B中S-S线(点划线)所示的剖面，易于理解该剖面结构与图19A中的剖面结构区别并不大。应当指出，对剖面结构进行比较，区别在于各个区的边缘在凸面部分6C中是否对准以及漏极区6和抗击穿区8之间的深度关系。
通过采用在漏极区6的前端(凸面部分6A)发生首次雪崩击穿的情形作为示例简要说明工作原理。
在图22B和图23B中，首先，在漏极区6的前端(凸面部分6A)发生雪崩击穿。这里所产生的空穴电流从漏极的凸面部分6A流到阱电极14，并且P阱2的电位被正向偏置。由此，源极区5和P阱2之间的PN结被正向偏置，电子被从源极区5注入到P阱2中，并且发生双极性工作。因此，漏极和源极之间的阻抗变低，漏极电位降低，并且发生钳回。
另外，从源极区5所注入的电子集中到抗击穿区8的前端(凸面部分8A)，并且经抗击穿区8流到漏极区6。同时，电子被抗击穿区的凸面部分8A附近的高电场加速，并且在凸面部分8A中导致雪崩击穿。而且，电子电流在抗击穿区8中形成电位梯度，并且再次提高漏极区6的电位。
由于漏极电压增大，所以在漏极区6中雪崩击穿再次变强。因此，发热区分散在从抗击穿区8的前端(凸面部分8A)到漏极区6的更宽的区域中，进一步地分散在从漏极区6的前端(凸面部分6A)到漏极区6的底面的更宽的区域中。
如上所述，在第六实施例中，在抗击穿区8的栅极侧的前端的击穿部分(凸面部分8A)以及作为抗击穿区8之间的漏极区6的边缘部分的击穿部分(凸面部分6A)通过图案形状的效果交替地并均匀地形成。因此，优点在于发热位置是如图案设计所想要的二维分布。
其它的主要效果与第二实施例中所总结的第一实施例的效果相同。
在图23A和图23B的情况下，与图22A和图22B的情况相比，漏极区6的电阻设置得较低，并且钳回的导通电阻通过该降低的量可以变得更小。
<7.第七实施例>
图24是第七实施例的MOS晶体管型保护器件TRm的剖面图。
作为在抗击穿区8和漏极区6中分别导致雪崩击穿的方法，在与漏极区相接触的P阱2的一部分中设置P阱2的杂质浓度局部变高的区域。该区域具有易于导致雪崩击穿的作用，并且称为易击穿区2A。
易击穿区2A与抗击穿区8相接触或靠近于抗击穿区8。在抗击穿区8或漏极区6的接触到或靠近于易击穿区2A的一部分中，结击穿电压被局部地降低。由此，在抗击穿区8的端部(凸面部分8A)的前端以及抗击穿区8的与易击穿区2A相接触或靠近于易击穿区2A的区域处，结击穿易于发生。
应当指出，根据杂质浓度和位置，易击穿区2A会导致第一次或第二次雪崩击穿中的任一次。甚至第一次雪崩击穿的位置会在抗击穿区8或者漏极区6中。
在上述第一至第七实施例中，关于抗击穿区8，通过确定合金结的合金结形状和抗击穿区8的杂质浓度分布，使得当漏极区6或抗击穿区8的击穿发生时，电中性区8i保留在抗击穿区8中(共同要求)。
但是，当增加易击穿区2A时，易于发生第一次击穿。在此情况下，第一次击穿借助于易击穿区2A发生，并且第一次击穿并不完全取决于抗击穿区8的合金结形状和杂质浓度分布。因而，在此情况下，抗击穿区8不必满足共同要求。因此，在易击穿区2A存在的情况下，共同要求不是必须的要求。
于是，在该情况下，在离开栅极正下方的阱部的预定距离处，设置了至少一个与抗击穿区8导电类型相反的易击穿区2A，该易击穿区2A接触到或靠近于抗击穿区8，满足对抗击穿区8的要求。
这里，易击穿区2A的位置和个数不受限制。如果存在多个区域，那么期望的配置是多个易击穿区2A被分散开，以利于发热位置的分散。
<8.第八实施例>
图25是第八实施例的MOS晶体管型保护器件TRm的剖面图。
本实施例应用于RESURF LDMOS晶体管。图25中所示的结构与图19A的结构在以下两点上不同。
首先，RESURF LDMOS晶体管具有高浓度P型半导体的下沉区16。
其次，RESURF LDMOS晶体管通过向阱电极14下面扩散而具有从源极侧延伸的P型半导体的沟道形成区15。在图25中，源极12和阱电极14由一个电极(以下称为源阱电极142)形成，但是，它们也可以像图19A的情形分开设置。
在图25所示的结构中，当ESD浪涌电流进入漏极13并且漏极电压增大时，首先，电场缓和区7被从P阱2或者由P+半导体构成的半导体基板1延伸的耗尽层消耗。由此，电场集中在漏极区6的作为具有弯曲结构的结部分的凸面部分6A上或者集中在抗击穿区8的端部作为具有弯曲结构的结部分的凸面部分8A上，并且发生雪崩击穿。在这点上，抗击穿区8起着具有预定阻值的电阻层(电中性区8i)的作用。因此，在第八实施例中可以实现在第二实施例中所总结的与第一实施例相同的效果。在栅极对侧的电场缓和区7、抗击穿区8和漏极区6的表面边缘也可以像图19A中一样对准，尽管在图25中它们没有被对准。当这些边缘对准时，这里易发生击穿，并且可得到分散发热位置的有利结构。
这里，示出了漏极区6、抗击穿区8和电场缓和区7的结深度按照与图2中相反的顺序逐渐变深的情形。在此情况下，在漏极击穿处的电中性区的剩余厚度在电场缓和区7中变为零或者比抗击穿区8的电中性区8i薄。或者，抗击穿区8的电中性区8i变得比漏极区6(严格地说为其电中性区)薄。
由此，在作为抗击穿区8的前端部分的凸面部分8A和漏极区的凸面部分6A上，形成电中性区的拐角。在该部分上，电场集中并且击穿电压变低，并且可实现与图2的结构相同的优点。
这点是与图19A相同的优点。
这样，如在图19A中所述，本发明实施例的呈现的优点并不取决于合金结表面的轮廓形状，本质上，取决于电中性区在漏极击穿处从漏极区到电中性区的轮廓形状。
图26A示出了第八实施例中的另一结构示例。
图26A所示的结构是通过将场极板结构引入图25的结构所得的。
栅极4通过在LOCOS绝缘膜18的一侧上延伸而形成场极板结构。
电场缓和区7从漏极区6的正下方进入到LOCOS绝缘膜18下面，并且延伸并靠近栅极正下方的沟道形成区15。
如图26A所示，抗击穿区8和漏极区6可形成于绝缘膜18的相对于栅极的对侧处。或者，通过设置杂质分布，抗击穿区8的栅极侧延伸到LOCOS绝缘膜的正下方，以形成凸面部分6A。而且，漏极区6可通过与LOCOS绝缘膜18的自对准而形成，并且凸面部分6A可设置在绝缘膜18的端部附近或者正下方。
图26B1和图26B2示出了漏极区6的端部达到LOCOS绝缘膜18的正下方时的剖面结构。
为了形成如图26B1所示的凸面部分6A，在LOCOS绝缘膜18正下方的抗击穿区8的结深度小于漏极区6的结深度。或者在某种程度上，如图26B2不形成凸面部分6A，LOCOS绝缘膜18正下方的抗击穿区8和漏极区6的结深度可几乎相等。
在任一情况下，抗击穿区8起着电阻层的作用，并且如果有凸面部分6A，那么结击穿的产生点分散在从凸面部分8A到凸面部分6A的宽阔区域内，并且进一步地分散到漏极区6的底面。
图27示出了第八实施例的另一种结构示例。
图27中所示的结构是利用N型阱2n代替图25结构中的P阱2所得的结构。在该结构中，不必分开设置电场缓和区7，并且N型阱2n也用作电场缓和区7。
在该结构中，当施加ESD浪涌电荷时，N型阱2n通过由P+半导体的半导体基板1构成的耗尽层被消耗。之后的优点与图2和图25的结构相同。
图28示出了第八实施例的又一种结构示例。
图28示出了当图27的结构改变为双RESURF结构时的晶体管剖面结构。
该结构与图27的区别在于在电场缓和区7的基板表面上设有P型区(以下称为表面侧P区19)。
表面侧P区19具有在漏极电压的作用下通过垂直电场从上方消耗电场缓和区7(在此情况下为N型阱2n)的作用。在此情况下，抗击穿区8设在漏极区6和表面侧P区19之间，并且优选地与漏极区6相接触。或者，抗击穿区8设置为与表面侧P区19部分重叠。在此情况下，抗击穿区8不必从基板表面形成N型区，但基板的最上的表面可以是P型区19，并且抗击穿区的N型区可形成于P型区19下面。
上述第一至第八实施例可以任意组合。
例如，如图29所示，本发明的各实施例可以应用于场MOSFET。
该实施例与图2的区别在于利用LOCOS绝缘膜18代替图2结构的栅极部分。在没有栅极的情况下，本质上是与图17中的相同的双极性晶体管型保护器件TRb。该优点与图2和图17中的相同。
根据上述第一至第八实施例的保护器件，因ESD浪涌电荷的作用而发生的结击穿分散在多个点处，或者在一定程度上广泛地产生于宽阔区域中。由此，可缓解由浪涌电流所导致的发热的集中，并且可避免钳回时因发热集中导致的保护器件的击穿。并且，在保持高漏极电压的同时，可以实现与低压保护器件相当的耐静电击穿电流。
在第一实施例中，以在栅极和源极之间具有电场缓和区以得到高漏极耐压的DEMOS(漏极延伸型MOSFET)为例，说明了保护器件的制造方法。
而且，在第一实施例的保护器件的制造方法中，向普通DEMOS增加两个步骤(光刻步骤和离子注入步骤)。通过增加这两个步骤，杂质浓度高于电场缓和区的抗击穿区可以形成于电场缓和区和漏极区之间。
但是，在该制造方法中，为了形成保护器件，制造步骤包括增加的两步。这增加了制造晶片的成本并且限制了采用该保护器件的产品进入市场。因此，期望提供一种方法，这种方法只需通过现有的制造步骤制造该保护器件，而无需额外的步骤。
以下，说明利用较少的步骤和较低的成本形成第一至第八实施例和它们的变化例中任一个所示的结构的制造方法的各实施例。以下实施例可应用于第一至第八实施例中的任一个的保护器件的结构。
以具有代表性的第四实施例(图18)的基本结构的MOS晶体管型保护器件TRm的集成电路(IC)为例，说明减少步骤数的方法。以下各实施例可以类似地应用于第一至第八实施例中除了第四实施例之外的其它实施例。
因此，在以下说明中，不论器件是MOS晶体管型或双极性晶体管型，“晶体管型保护器件(TRm，b)”将用作保护器件的通称。
<9.第九实施例>
图30是根据第九实施例的制造方法所形成的集成电路的剖面结构图。
图30示出了将图18所示的第四实施例与高耐压MOSFET(MH)和低压MOSFET(ML)形成于同一基板上的晶体管型保护器件(TRm，b)。
这里，高耐压MOSFET(MH)是受晶体管型保护器件(TRm，b)保护不受ESD浪涌电荷影响的器件。即，高耐压MOSFET(MH)包含于图1A和图1B的内部电路中。高耐压MOSFET(MH)包括N沟道型和P沟道型中的一种或两种。在图30中，为了避免附图复杂，只示出了N沟道MOSFET。
而且，低压MOSFET(ML)可被包含在内部电路中，但是，这里，低压MOSFET(ML)是在图1A和图1B中未示出的另一个电路模块中的晶体管。
低压MOSFET(ML)例如可以是构成高耐压MOSFET(MH)的控制电路的逻辑MOSFET。或者，低压MOSFET(ML)可以是构成与高耐压MOSFET(MH)在同一基板上形成的图像传感器件的控制电路的逻辑MOSFET。
在任一情况下，低压MOSFET(ML)可以是N沟道MOSFET和P沟道MOSFET中的一种或两种。在图30中，为了避免附图复杂，只示出了N沟道MOSFET。应当指出，低压MOSFET(ML)可包含形成于同一基板上的具有不同工作电压的低压N沟道MOSFET和P沟道MOSFET中的一种或两种。
半导体基板1是例如以高浓度注入硼(B)的P型杂质的硅(晶体平面取向100)基板。在半导体基板1的表面上，形成低浓度P型晶体硅的外延生长层1E。
在外延生长层1E的表面侧上，形成适合于各器件的阱。在每个阱中，形成晶体管型保护器件(TRm，b)、高耐压MOSFET(MH)和低压MOSFET(ML)中的一个。
在各器件之间形成用于保证电绝缘的器件隔离绝缘膜180。在与器件隔离绝缘膜180相接触的外延生长层1E部分中，以高浓度注入P型沟道阻止杂质并且形成沟道阻止区9。
在具有注入杂质的P阱(P阱2L)中形成低压MOSFET(ML)，从而可实现各部分的所期望的阈值电压或耐压。低压MOSFET(ML)由以下元件形成：
●用于低压MOSFET的栅极绝缘膜3L(例如1～10[nm]厚的硅热氧化膜)；
●栅极4L(例如高浓度N型多晶硅电极)；
●N+半导体的延伸区7E(可在附近形成P型晕圈区(未示出))；
●N+半导体的源极区5L；
●N+半导体的漏极区6L；和
●通过相对于栅极4L的自对准用于形成源极区5L和漏极区6L的栅极侧壁绝缘膜41。
在具有注入杂质的P阱(P阱2H)中形成高耐压MOSFET(MH)，从而从而可实现各部分的所期望的阈值电压或耐压。高耐压MOSFET(MH)由以下元件形成：
●用于高耐压MOSFET的栅极绝缘膜3H(例如10～100[nm]厚的硅热氧化膜)；
●栅极4H(例如高浓度N型多晶硅电极)；
●用于缓和栅极和漏极之间的电场在栅极端上集中以及获得高漏极耐压的N-半导体电场缓和区7H；
●N+半导体的源极区5H；和
●N+半导体的漏极区6H。
晶体管型保护器件(TRm，b)包括已在第一实施例中所述的栅极绝缘膜3、栅极4、源极区5、漏极区6、电场缓和区7、低浓度区7a、抗击穿区8、源极12和漏极13。
这里，如同在第二至第四实施例中，栅极4、电场缓和区7和低浓度区7a不是必须的构成要素，而是可以任意省去。而且，可以像第五至第八实施例中所示的MOS晶体管型保护器件TRm一样形成晶体管型保护器件(TRm，b)。
高耐压MOSFET(MH)的栅极绝缘膜3H通常形成得比低压MOSFET(ML)的栅极绝缘膜3L厚。
晶体管型保护器件(TRm，b)的栅极绝缘膜3可以与栅极绝缘膜3H或者3L同时形成。应当指出，当如图30所示设有栅极4L时，优选地，至少栅极正下方的部分与栅极绝缘膜3L同时形成。
第九实施例与第一实施例的制造方法的不同之处在于：在形成低压MOSFET(ML)的延伸区7E的相同步骤中形成抗击穿区8。就晶体管型保护器件而言，制造方法与第一实施例(图4A～图7)中的相同。
以下，参照图31A～图40B说明图30中所示的结构。
这里，与第一实施例相同的步骤通过恰当地引用图4A～图7和步骤1～7中的名称而予以简化说明。如果有增加的步骤，可以例如在步骤3和步骤4之间增加新步骤，或者步骤3被分为步骤3-1，3-2，...的标记来表示。当集成第二至第八实施例中的晶体管型保护器件时，通过如下方式适当增加说明。
在图31A的步骤1-1中，如同图4A中的步骤1，在P型半导体基板1上生长P型外延生长层1E。随后，在各晶体管的除有源区之外的表面上形成器件隔离绝缘膜180。通过所谓的LOCOS处理或者STI(浅沟槽隔离)处理形成器件隔离绝缘膜180。
在图31B的步骤1-2中，以与图4A中的步骤1相同的方式形成牺牲氧化膜21。牺牲氧化膜21的厚度例如约为10～30[nm]。
在图32A的步骤1-3中，以与图4A中的步骤1相同的方式进行离子注入。
应当指出，这里，通过牺牲氧化膜21将P型杂质依次离子注入到各晶体管的有源区中。例如通过利用抗蚀剂膜(未示出)覆盖整个基板表面，然后通过光刻方法露出目标晶体管的有源区，并且离子注入作为掩模的抗蚀剂，这样可以选择性地将离子注入到各区中。例如，可利用硼(B)作为所注入的杂质。通过确定注入条件，可以在各晶体管中获得所期望的阈值电压。这里，可以同时将离子注入到P阱2H和P阱2中。
在图32B的步骤1-4中，将成为沟道阻止物的杂质通过牺牲氧化膜21被离子注入到器件隔离区中，并且形成沟道阻止区9。
通过注入诸如硼(B)的P型杂质，在N沟道MOSFET周围的P型区中形成P型沟道阻止区9，并且通过注入诸如磷(P)的N型杂质，在P沟道MOSFET周围的N型区中形成N型沟道阻止区(未示出)。根据器件隔离绝缘膜180的厚度和电源电压确定所注入杂质的浓度，从而在器件隔离绝缘膜180正下方不形成反转层。
在图33A的步骤2-1中，以与图4B中的步骤2相同的方式去除牺牲氧化膜21。
在图33B的步骤2-2中，半导体基板1被热氧化，并且形成用于高耐压MOSFET的栅极绝缘膜3H。在这点上，在步骤1-4中或以前注入到半导体基板1中的杂质被激活。例如通过在含氧的气氛中将基板加热到900～1100[℃]进行热氧化。氧化膜的厚度可以根据高耐压MOSFET的栅极驱动电压来确定，并且例如可设为10～100[nm]。
在图34A的步骤2-3中，在半导体基板的表面上形成抗蚀剂PR0，然后，通过光刻方法露出低压MOSFET(ML)和晶体管型保护器件(TRm，b)的有源区。
如果栅极设于晶体管型保护器件(TRm，b)上，那么如图34A所示，抗蚀剂PR0遗留在晶体管型保护器件(TRm，b)的栅极区中及其附近。如果没有栅极，那么如图34B所示，抗蚀剂PR0没有留在晶体管型保护器件(TRm，b)的栅极区中及其附近。
随后，去除抗蚀剂的露出部分中的栅极绝缘膜3H。
之后，去除抗蚀剂PR0。可以利用含有硅烷(CF4)的反应性气体进行反应离子蚀刻、浸入到氢氟酸的溶液中、或者结合上述两种方法进行该去除。
在图35A的步骤2-4中，半导体基板的表面被热氧化，并且形成用于低压MOSFET(ML)的栅极绝缘膜3L。热氧化膜的厚度可以根据低压MOSFET(ML)的要求特性来确定，并且例如设为1～10[nm]。
在晶体管型保护器件(TRm，b)的形成区中，在栅极形成部分中形成厚度略有增加的栅极绝缘膜3H，并且在周围的半导体有源区表面上形成栅极绝缘膜3L。
图35B示出了在没有形成栅极时的剖面，并且在晶体管型保护器件(TRm，b)的形成区的整个半导体有源区表面上形成栅极绝缘膜3L。
在图36A的步骤2-5中，在以下步骤中形成各晶体管的栅极。
为了形成栅极，首先，在半导体基板的表面上通过CVD沉积约100～200[nm]的多晶硅层，然后，通过抗蚀剂膜(未示出)覆盖该多晶硅层。在沉积的过程中或之后在多晶硅层中注入磷离子，以提高该层的导电率。
随后，通过光刻只在各晶体管的栅极区上留下抗蚀剂，然后，利用含有硅烷(CF4)的反应性气体进行反应离子蚀刻，并且去除该区中没有被抗蚀剂覆盖的多晶硅层。
之后，去除抗蚀剂，并且可以得到如图36A和图36B所示的由多晶硅制成的栅极4L、4H、4。
在图37A～图38B的步骤3-1中，通过抗蚀剂PR1覆盖除高耐压MOSFET(MH)和晶体管型保护器件(TRm，b)的有源区之外的区域。
如图37B所示，当保护器件中不设有栅极时，在保护器件的有源区中通过抗蚀剂PR1设置伪栅极。
如图38A所示，当保护器件中不设有电场缓和区时，通过抗蚀剂PR1覆盖除了高耐压MOSFET(MH)的有源区之外的区。
随后，利用抗蚀剂PR1作为掩模在半导体基板1中离子注入磷(P)，并且在电场缓和区中注入杂质。通过选择磷(P)的掺杂量和注入能量，可在高耐压MOSFET(MH)中实现期望的导通电阻和漏极耐压。
由此，如图37A～图38B所示，在高耐压MOSFET(MH)上形成电场缓和区7H和低浓度区7aH。而且，在图37A和图37B的情况下，在晶体管型保护器件(TRm，b)上进一步形成电场缓和区7和低浓度区7a。
之后，去除抗蚀剂PR1。
图39A示出了本实施例的特有步骤。
在图39A的步骤4-1中，通过抗蚀剂PR2覆盖除了低压MOSFET(ML)的形成区和晶体管型保护器件(TRm，b)的抗击穿区之外的区域。利用抗蚀剂PR2作为掩模，在半导体基板1中离子注入磷(P)，并且同时注入低压MOSFET(ML)的延伸区7E和晶体管型保护器件(TRm，b)的抗击穿区8的杂质。此时，在延伸杂质之后，氟化硼(BF2)被离子注入，并且在延伸区7E附近形成晕圈区。
通过设置磷(P)和氟化硼(BF2)的掺杂量和注入能量，使得可以同时满足低压MOSFET(ML)和晶体管型保护器件(TRm，b)的要求。
对低压MOSFET(ML)的要求是抑制短沟道效应。
晶体管型保护器件(TRm，b)的第一要求是抗击穿区8的夹断电压高于高耐压MOSFET(MH)的漏极耐压。而且，需要同时满足的第二要求是可以得到这样的表面电阻，即该表面电阻在ESD浪涌电荷进入并且在漏极结中发生雪崩击穿时，可以提供两次雪崩击穿电流的良好分配。这里，“两次雪崩击穿电流”指在抗击穿区8的面对栅极的端部处所产生的雪崩击穿电流以及在漏极区附近的耗尽层中所产生的雪崩击穿电流。
在去除抗蚀剂PR2之后，在图39B的步骤4-2中，在低压MOSFET(ML)的栅极4L的周围形成栅极侧壁绝缘膜41。首先，作为成为栅极侧壁绝缘膜41的膜，在半导体基板的表面上依次沉积采用TEOS作为原料的SiO2膜和非晶硅Si(α-Si)膜。通过利用含有硅烷(CF4)的反应性气体进行各向异性反应离子蚀刻，回刻已沉积的α-硅膜。由此，形成栅极侧壁绝缘膜41。
在图40A的步骤5中，通过抗蚀剂PR3覆盖除了各MOSFET的源极和漏极的形成区之外的区域。然后，注入N型杂质，并且注入源极和漏极区的杂质。
所注入的离子的种类可以是砷(As)、磷(P)或二者都有。根据源极和漏极区的表面电阻以及以后将形成的连接孔布线与源极和漏极区之间的接触电阻，选择各离子的注入能量和掺杂量，以达到漏极耐压和阈值电压之间的良好的滚降平衡。这里，被平衡的漏极耐压是高耐压MOSFET(MH)的漏极耐压。而且，被平衡的阈值电压是低压MOSFET(ML)的阈值电压。
在去除抗蚀剂PR3之后，对半导体基板进行热处理，并且注入到基板中的杂质被激活。在退火炉中，通过在大约1000[℃]对基板加热数秒钟而进行热处理。或者，利用RTA在极短的时间内进行退火。
在各P阱2、2L和2H中形成图6B的步骤6中所示的阱接触区。
然后，在图40B的步骤7中，在半导体基板的表面上沉积厚的层间绝缘膜11。
在层间绝缘膜11中，在各MOSFET的栅极和源漏极区上形成连接孔，并且在连接孔中嵌入金属。在这点上，为了降低源漏极区与连接孔中所嵌入的金属之间的连接电阻，在源漏极区的表面上预先蒸镀Co和Ni之后，通过热处理形成硅化层。
在层间绝缘膜11上形成金属布线层，并且通过光刻和蚀刻分隔成源极12、12L、12H和漏极13、13L、13H。
在上述制造方法中，抗击穿区8与低压MOSFET的延伸区7E同时形成。因此，晶体管型ESD保护器件可以低成本制造，无须增加用于形成抗击穿区的步骤。
<10.第十实施例>
图41是根据第十实施例的制造方法所形成的集成电路的剖面结构图。
图41示出了在图30中未示出的P沟道低压MOSFET(ML)的一部分，其中，P沟道低压MOSFET(ML)与高耐压MOSFET(MH)和晶体管型保护器件(TRm，b)形成于同一基板上。
这里，低压MOSFET(ML)是具有N型晕圈区71的P沟道MOSFET。在P型延伸区7Ep的基板深度侧形成晕圈区71。晕圈区71在基板深度侧形成为略大于P型延伸区7Ep，从而在延伸区7Ep中没有形成具有N型阱(N型阱2Ln)的合金结。应当指出，晕圈区71的形状并不局限于此。
根据本实施例的制造方法，在形成抗击穿区8(图39A)的步骤4-1中，抗击穿区8不是与N型延伸区7E同时形成，而是与N型晕圈区71同时形成。本实施例在这方面与第九实施例不同。
在第九实施例中，尽管没有具体说明N型晶体管的剖面结构，但是已经有P型晶体管的形成步骤。因此，抗击穿区8与N型光晕区71同时形成不需要增加任何制造步骤。
在图41中，带有“p”的栅极4Lp、源极区5Lp、漏极区6Lp、源极区12Lp、漏极区13Lp表示专用于P沟道晶体管。
<11.第十一实施例>
图42是根据第十一实施例的制造方法所形成的集成电路的剖面结构图。
在图42中，与图41中相同的元件以相同的附图标记表示。
图42与图41中所示的结构的区别在于，在N型阱2Ln的器件隔离绝缘膜180的下部中设有N型沟道阻止区91。N型沟道阻止区91在图30和图42中未示出，并且N型阱2Ln的器件隔离绝缘膜180的下部分通常是N型的。
根据本实施例的制造方法，与N型沟道阻止区91同时形成抗击穿区8。这与图30和图41的制造方法不同。
在图30(图31A～图40B)的结构的制造步骤中没有描述N型沟道阻止区91的形成步骤。例如，在步骤1-3(图32A)中P阱的离子注入之后所进行的N型沟道阻止层91的现有形成步骤中，同时形成抗击穿区8。在此情况下，在步骤4-1(图39A)中，在抗蚀剂中没有形成与抗击穿区8对应的露出部分。
<12.第十二实施例>
图43是根据第十二实施例的制造方法所形成的集成电路的剖面结构图。
图43示出了在图30中未示出的N型扩散层电阻器件(30)，其中，N型扩散层电阻器件(30)与高耐压MOSFET(MH)和晶体管型保护器件(TRm，b)形成于同一基板上。
在N型扩散层电阻器件(30)中，在外延生长层1E中彼此隔开地形成N型高浓度电阻接触区31和32。在外延生长层1E中形成具有预定表面电阻的N型电阻区33，以连接电阻接触区31和32。
电阻接触区31通过层间绝缘膜11中的插头与布线34连接。类似地，电阻接触区32通过层间绝缘膜11中的插头与布线35连接。
根据本实施例的制造方法，在形成抗击穿区8的步骤4-1(图39A)中，抗击穿区8不与N型延伸区7E同时形成，而是与N型电阻区33同时形成。本实施例在这方面与第九实施例不同。
在第九实施例中，尽管没有具体说明N型晶体管的剖面结构，但是已经有N型扩散层电阻器件(30)的形成步骤。因此，抗击穿区8与N型电阻区33同时形成，而不需要任何增加的制造步骤。
<13.第十三实施例>
如上所述，如图30中所示的第九实施例可以与其它的第一至第八实施例任意组合。
可以说第十三实施例涉及第七实施例与第九实施例的组合。
图44是根据第十三实施例的制造方法所形成的集成电路的剖面结构图。
在图44所示的剖面结构中，如同图24中所示的第七实施例的结构，在晶体管型保护器件(TRm，b)中形成与抗击穿区8相接触或与其靠近的易击穿区2A。
这里，易击穿区2A与低压MOSFET(ML)中的P阱2L同时形成。根据P阱2和P阱2L之间的浓度差，就可以确定形成有易击穿区2A的部分的浓度是否低于或高于周围P阱2的浓度。如果通过易击穿区2A使浓度变高，那么在易击穿区2A的部分中比在与抗击穿区8相接触的P阱2的其它部分中更容易发生结击穿。另外，如果通过易击穿区2A使浓度变低，那么在易击穿区2A的其它部分中比在与抗击穿区8相接触的P阱2的部分中更容易发生结击穿。
于是，易击穿区2A的优点在于限制结击穿变得更易于发生的点。
而且，利用易击穿区2A的存在，在电场缓和区附近的P型杂质浓度被调节，并且可以使漏极结击穿处的表面电阻更接近于期望值。
<14.第十四实施例>
图45A和图45B是根据第十四实施例的制造方法所形成的集成电路(例如固体图像传感器件的芯片)的剖面结构图。图45B示出了形成于相同基板上的高耐压MOSFET(MH)、低压MOSFET(ML)和晶体管型保护器件(TRm，b)。而且，图45A示出了与图45B中的各器件在同一基板上形成的CMOS图像传感器的像素MOSFET(Mpix)和光敏元件(PD)。
图45A中的像素MOSFET(Mpix)与图45B中的低压MOSFET(ML)具有相同的配置，并且与低压MOSFET(ML)在相同的步骤中制造。允许浓度有一些略微差别，并且低压MOSFET(ML)的各部分与图45A中构成像素MOSFET(Mpix)的各部分以相同的附图标记表示，以表示它们是同时形成的。
光敏元件(PD)由作为光电转换区的低浓度N型区(N-区)52和用于避免因基板和氧化膜之间的界面的界面状态所导致的噪声的N型区(N区)51形成。
而且，通过从基板表面向上凸出的厚的器件隔离绝缘膜180形成像素中的器件隔离，P型扩散隔离区53、54用于保证基板中的器件之间的绝缘。
为了制造这些像素MOSFET(Mpix)和光敏元件(PD)，可使用已知的制造方法。
在该实施例中，晶体管型保护器件(TRm，b)由P沟道GGMOSFET构成。而且，在P型扩散隔离区53(上部)、P型扩散隔离区54(下部)和光敏元件(PD)的P-区36的形成步骤的任何一个步骤中，形成GGMOSFET的P型抗击穿区8p。或者，任意组合这些步骤以形成抗击穿区8p。
像素MOSFET(Mpix)和光敏元件(PD)的制造步骤是采用本发明的实施例之前已有的步骤，通过采用本发明的实施例没有增加步骤数。
只要上述第一至第十四实施例具有排他关系，即，除了明确不可以同时采用一个实施例和另一个实施例的情形之外，这些实施例可以自由组合进行实施。
而且，在第一至第十四实施例及其所组合的实施例中，可以进行如下所述的各种变化。以下的变化例可以任意组合。
<变化例1>
在第一至第十四实施例及其所组合的实施例中，可以采用嵌入层。
例如，以图2中的结构为例加以说明。
图46是表示当在图2的结构中增加P型嵌入层时的变化例的剖面结构图。
如图46所示，在变化例1中，图2的结构的基板被P-型低浓度半导体基板1P所取代，并且还在其上增加P型嵌入层1B。根据该配置，可以实现与第一实施例相同的效果。而且，利用P型嵌入层被嵌入的绝缘膜取代的结构，可以实现与第一实施例相同的效果。
<变化例2>
在第一至第十四实施例中，抗击穿区8、8p的杂质浓度在整个长度上是均匀的，然而，并非必须是均匀的，而是可以部分地调整浓度和结深度。
而且，可以在漏极13和漏极区6之间的界面处形成硅化区，以降低接触电阻。应当指出，在此情况下期望的是，从漏极区的周围起0.1[μm]以上的内侧形成硅化层。
<其它变化例>
在上述第一至第十四实施例、这些实施例的组合和变化例1中，即使通过在各部分中替换杂质的导电类型而制造出导电类型相反的晶体管和保护器件，也可以实现相同的效果。通过颠倒在上述制造方法的各步骤中所注入杂质的导电类型，可以按照相同的步骤制造导电类型相反的晶体管和保护器件。
低压MOSFET(ML)的工作电压(电压源)可以是1.2[V]、1.8[V]、3.3[V]、5[V]等中的任一个，并且高耐压MOSFET(MH)具有比恒压源的工作电压高的耐压。
本发明各实施例的技术构思不但可以应用于平面型MOSFET，而且也可以应用于LDMOS、DMOS、VMOS、UMOS等的纵向MOSFET结构。
本发明各实施例的技术构思并不局限于以低浓度P型外延层作为基板结构的高浓度P型基板，而也可以应用于高电阻P型基板和N型基板、SOI基板等。
本发明各实施例的技术构思并不局限于Si的器件材料。代替Si的是，可以使用诸如SiGe、SiC、Ge的其它半导体材料，诸如金刚石的IV族半导体，以GaAs和InP为代表的III-V族半导体，以ZnSe和ZnS为代表的II-VI族半导体。
本发明各实施例的技术构思并不局限于半导体集成电路。该技术构思也可以应用于分离的半导体器件。该半导体集成电路可以任意地用于逻辑IC、存储IC、摄像器件等。
本领域技术人员应当理解，在所附权利要求或其等同物的范围内，可根据设计需要和其它因素进行各种修改、组合、子组合和改变。

Claims (17)

1.一种晶体管型保护器件，其包括：
半导体基板；
阱部，其由形成于所述半导体基板中的第一导电型半导体形成；
源极区，其由形成于所述阱部中的第二导电型半导体形成；
栅极，其隔着位于所述源极区一侧的栅极绝缘膜形成于所述阱部上方；
漏极区，其由离开所述栅极一侧的所述阱部中所形成的所述第二导电型半导体形成；以及
抗击穿区，在距离所述栅极正下方的所述阱部的预定距离处，所述抗击穿区由与所述漏极区相接触的第二导电型半导体区形成；
其中，通过确定所述抗击穿区的合金结形状和杂质浓度分布，使得在漏极偏压的作用下，当在所述漏极区或所述抗击穿区中发生结击穿时，未被消耗的区域保留在所述抗击穿区中。
2.如权利要求1所述的晶体管型保护器件，其中，通过确定所述抗击穿区的合金结形状和杂质浓度分布，使得在漏极偏压的作用下，在所述漏极区中发生结击穿之前或之后，未被消耗的区域保留在所述抗击穿区中的条件下，在所述抗击穿区中发生结击穿。
3.如权利要求1所述的晶体管型保护器件，其中，所述漏极区的合金结深度大于所述抗击穿区的合金结深度。
4.如权利要求1所述的晶体管型保护器件，其中，当所述漏极区的合金结深度小于所述抗击穿区的合金结深度时，通过确定所述抗击穿区的合金结形状和杂质浓度分布，使得在所述漏极偏压的作用下，当在所述漏极区中发生结击穿时，作为在所述抗击穿区中未被消耗的区域的电中性区的深度小于所述漏极区的电中性区的深度。
5.如权利要求4所述的晶体管型保护器件，其中，所述漏极区和所述抗击穿区的边缘位置在与所述栅极相对的阱部表面上对准。
6.如权利要求1所述的晶体管型保护器件，其中，由所述第一导电型半导体形成的一个或多个易击穿区与所述抗击穿区的一部分相接触或靠近，所述易击穿区相互分开设置。
7.如权利要求1所述的晶体管型保护器件，其中，以高于所述阱部的浓度由所述第一导电型半导体形成阱部接触区，在所述源极区的与所述栅极相对的一侧处，所述阱部接触区形成为与所述阱部相接触。
8.一种晶体管型保护器件，其包括：
半导体基板；
阱部，其由形成于所述半导体基板中的第一导电型半导体形成；
源极区，其由形成于所述阱部中的第二导电型半导体形成；
栅极，其隔着位于所述源极区一侧的栅极绝缘膜形成于所述阱部上方；
漏极区，其由离开所述栅极一侧的所述阱部中所形成的第二导电型半导体形成；
抗击穿区，在距离所述栅极正下方的所述阱部的预定距离处，所述抗击穿区由与所述漏极区相接触的第二导电型半导体区形成；以及
易击穿区，其由与所述抗击穿区的一部分相接触或靠近的所述第一导电型半导体形成。
9.一种晶体管型保护器件，其包括：
半导体基板；
基极区，其由形成于所述半导体基板中的第一导电型半导体形成；
发射极区，其由形成于所述基极区中的第二导电型半导体形成；
集电极区，其由形成于离开所述发射极区的所述基极区中的所述第二导电型半导体形成；以及
抗击穿区，在距离所述发射极区的预定距离处，所述抗击穿区由形成于所述基极区内并与所述集电极区相接触的所述第二导电型半导体区形成；
其中，通过确定所述抗击穿区的合金结形状和杂质浓度分布，使得在集电极电压的作用下，当在所述集电极区或所述抗击穿区中发生结击穿时，未被消耗的区域保留在所述抗击穿区中。
10.一种半导体集成电路，其包括：
与第一布线和第二布线相连的电路，以及
晶体管型保护器件，当所述第一布线和所述第二布线之间的电位差变为等于或大于预定值时，该晶体管型保护器件导通并且保护所述电路，
所述晶体管型保护器件包括：
半导体基板；
阱部，其由形成于所述半导体基板中的第一导电型半导体形成；
源极区，其由形成于所述阱部中的第二导电型半导体形成；
栅极，其隔着位于所述源极区一侧的栅极绝缘膜形成于所述阱部上方；
漏极区，其由离开所述栅极一侧的所述阱部中所形成的所述第二导电型半导体形成；以及
抗击穿区，在距离所述栅极正下方的所述阱部的预定距离处，所述抗击穿区由与所述漏极区相接触的第二导电型半导体区形成；
其中，通过确定所述抗击穿区的合金结形状和杂质浓度分布，使得在漏极偏压的作用下，当在所述漏极区或所述抗击穿区中发生结击穿时，未被消耗的区域保留在所述抗击穿区中。
11.一种半导体集成电路，其包括：
与第一布线和第二布线相连的电路，以及
晶体管型保护器件，当所述第一布线和所述第二布线之间的电位差变为等于或大于预定值时，该晶体管型保护器件导通并且保护所述电路，
所述晶体管型保护器件包括：
半导体基板；
阱部，其由形成于所述半导体基板中的第一导电型半导体形成；
源极区，其由形成于所述阱部中的第二导电型半导体形成；
栅极，其隔着位于所述源极区一侧的栅极绝缘膜形成于所述阱部上方；
漏极区，其由离开所述栅极一侧的所述阱部中所形成的第二导电型半导体形成；
抗击穿区，在距离所述栅极正下方的所述阱部的预定距离处，所述抗击穿区由与所述漏极区相接触的第二导电型半导体形成；以及
易击穿区，其由与所述抗击穿区的一部分相接触或靠近的所述第一导电型半导体形成。
12.一种半导体集成电路，其包括：
与第一布线和第二布线相连的电路，以及
晶体管型保护器件，当所述第一布线和所述第二布线之间的电位差变为等于或大于预定值时，该晶体管型保护器件导通并且保护所述电路，
所述晶体管型保护器件包括：
半导体基板；
基极区，其由形成于所述半导体基板中的第一导电型半导体形成；
发射极区，其由形成于所述基极区中的第二导电型半导体形成；
集电极区，其由离开所述发射极区的所述基极区中所形成的所述第二导电型半导体形成；以及
抗击穿区，在距离所述发射极区的预定距离处，所述抗击穿区由形成于所述基极区内并与所述集电极区相接触的所述第二导电型半导体区形成；
其中，通过确定所述抗击穿区的合金结形状和杂质浓度分布，使得在集电极电压的作用下，当在所述集电极区或所述抗击穿区中发生结击穿时，未被消耗的区域保留在所述抗击穿区中。
13.一种半导体集成电路的制造方法，其包括以下步骤：
在半导体基板的电路区中形成第一阱部，在保护器件区中形成第一导电型的第二阱部；并且
在所述第一阱部和所述第二阱部中形成不同的杂质区，
所述的形成不同的杂质区的步骤包括以下步骤：
第一步骤：在所述第二阱部中由第二导电型半导体形成抗击穿区，和
第二步骤：同时形成与所述抗击穿区相接触的第一第二导电型高浓度杂质区以及离开所述抗击穿区的端部预定距离处的第二第二导电型高浓度杂质区，
其中，在所述第一步骤中，在所述第一阱部中由所述第二导电型半导体形成另一杂质区，同时在如下的条件下在所述第二阱部中形成所述抗击穿区，所述条件为，以所述第二第二导电型高浓度杂质区和所述第二阱部的电位为基准，当向所述第一第二导电型高浓度杂质区施加在所述第一第二导电型高浓度杂质区或抗击穿区中会发生结击穿的电压时，根据合金结形状和杂质浓度分布，未被消耗的区域保留在所述抗击穿区中。
14.如权利要求13所述的半导体集成电路的制造方法，其中，所述其它杂质区是从形成于所述第一阱部中的绝缘栅晶体管的漏极区到达位于栅极下面的第一阱部的延伸区或者与所述延伸区的阱部深度侧相接触的晕圈区。
15.如权利要求13所述的半导体集成电路的制造方法，其中，所述其它杂质区是形成于位于器件隔离绝缘膜正下方的所述第一阱部中的沟道阻止区，所述器件隔离绝缘膜用于使形成于所述第一阱部中的绝缘栅晶体管与其它器件绝缘并隔离。
16.如权利要求13所述的半导体集成电路的制造方法，其中，所述其它杂质区是用于确定形成于所述第一阱部中的扩散层电阻器件的阻值的电阻区。
17.一种半导体集成电路的制造方法，其包括以下步骤：
在半导体基板的电路区中形成第一阱部，在保护器件区中形成第一导电型的第二阱部；并且
在所述第一阱部和所述第二阱部中形成不同的杂质区，
所述的形成不同的杂质区的步骤包括以下步骤：
第一步骤：在所述第二阱部中由第二导电型半导体形成抗击穿区，
第二步骤：从阱部深度侧形成与所述抗击穿区相接触或靠近的易击穿区，和
第三步骤：同时形成与所述抗击穿区相接触的第一第二导电型高浓度杂质区以及离开所述抗击穿区的端部预定距离处的第二第二导电型高浓度杂质区，
其中，在所述第二步骤中，在所述第一阱部中由所述第二导电型半导体形成另一杂质区，同时在第二阱部中形成所述抗击穿区，从而，以所述第二第二导电型高浓度杂质区和所述第二阱部的电位为基准，当对所述第一第二导电型高浓度杂质区施加会在所述第一第二导电型高浓度杂质区或所述抗击穿区中发生结击穿的电压时，在所述抗击穿区中保留的未被消耗的区域的表面电阻可以取预定值。
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