CN101262010A - 金属氧化物半导体晶体管及高压金属氧化物半导体晶体管 - Google Patents

金属氧化物半导体晶体管及高压金属氧化物半导体晶体管 Download PDF

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Abstract

提供一种金属氧化物半导体晶体管及高压金属氧化物半导体晶体管。该半导体晶体管包括形成于半导体衬底的金属氧化物半导体晶体管，其中，此半导体衬底为第一导电型，且具有第一导电型的栓塞区域；此栓塞区域形成于第二导电型的漏极延伸区域(就高压金属氧化物半导体晶体管而言)或形成于第二导电型的轻掺杂区域(就低压金属氧化物半导体晶体管而言)。这样的结构导致较高的击穿电压。本发明原则适用于形成在块状半导体衬底上的金属氧化物半导体晶体管及形成在硅置于绝缘物上构成的金属氧化物半导体晶体管。

Description

金属氧化物半导体晶体管及高压金属氧化物半导体晶体管
技术领域
本发明涉及一种高电压晶体管及其制造方法，且特别涉及一种高电压n型金属氧化物半导体(NMOS)晶体管及其制造方法，通过在n型漏极延伸区中形成p型掺杂区以抑制热载流子效应(hot-carrier effect)及改善击穿电压(on-breakdown voltage)。本发明也可应用于高电压PMOS晶体管及低电压短沟道逻辑MOS装置。
背景技术
MOS装置会发生关于电击穿的问题，当由先进工艺制造的MOS晶体管中的源极与漏极之间的空间持续缩小时，击穿现象将越来越严重，而击穿现象会阻挡沟道区中电场的增加。本领域技术人员可知MOS晶体管中击穿现象的机制包括接面(junction)击穿、穿通(punchthrough)击穿及骤回(snapback)击穿。接面击穿的发生是由于重掺杂n+漏极区与p型基底之间掺杂曲线陡峭的改变，举例而言，可通过将NMOS装置形成在轻掺杂p型基底上来避免接面击穿。穿通击穿的发生是由于当漏极/基底接面的反向偏压增加时源极与漏极耗尽区在沟道下接触。在NMOS晶体管中，可通过在沟道下的n+漏极/p型基底接面侧壁与n+源极/p型基底接面侧壁进行高浓度p型掺杂质的局部注入(1ocal implant)或环形(halo)注入，以抑制穿通击穿。NMOS装置的骤回击穿是当饱和操作时(晶体管被打开)在邻近漏极区发生。当电压施加于漏极区时，晶体管的沟道区产生横向电场，且电场的高峰区是邻近漏极区。高电场会加速沟道区中的电子，且使电子获得足够的动能(kineticenergy)而于邻近n+漏极区的边缘成为“热”。热电子引起邻近漏极区边缘的材料的离子化，且产生电子-空穴对。由于栅极电极上的正偏压，电子将射入栅极氧化层中，空穴则射入基底中。一些空穴通过源极聚集，且这些空穴流对基底/源极区接面施加正偏压，如此，使较多电子自源极区拉出而加速且射入漏极区，这些电子将在邻近漏极引起更多的离子化且产生更多电子-空穴对。当基底发生此正回馈机制时，基底就如正向有源模式(forward activemode)下工作的NPN-BJT装置，其中被施以正向偏压的基底至源极接面(衬底至发射极接面)会产生大量被射入p型基底的电流。基底中的电流被放大，且经由被施以反向偏压的漏极至基底接面(集电极至衬底接面)被漏极聚集。骤回击穿是一种雪崩(avalanche)击穿，当它发生于MOS装置时，基底中产生大量电流，且施加于栅极电极的电压对沟道区的电流失去控制。再者，射入栅极氧化层的电子可能引起负面的影响，例如临界电压(Vt)偏移及可靠度降低。在严重的情况下，骤回击穿会对栅极氧化物造成永久的物理性损害。
图1A示出已知的高电压金属氧化物半导体(high voltage metal oxidesemiconductor，HVMOS)晶体管10，晶体管10具有应用于高电压装置的横向电源金属氧化物半场效晶体管(MOSFET)的典型结构，其可应用于汽车工业、行动电话、医学设备、显示器驱动装置及其他需要高可靠度与轻巧需求的领域。在晶体管10中，轻掺杂n-区12如同NMOS晶体管的重掺杂n+区14的延伸。轻掺杂n-区12可称为n-延伸区或n-漂移区。位于p型沟道与n+漏极区14之间的n-延伸区12形成逐渐变化的n型掺杂质量变曲线，其可改善n+漏极区14下方的漏极至基底接面击穿电压。厚场氧化层11形成在n-延伸区12上方，部分的栅极13沿着厚场氧化层11的上边缘形成。厚场氧化层11用来保护栅极13防止漏极侧的高电场，此高电场会引起射入栅极氧化层15的“热载流子”。当装置在饱和操作时(装置被打开)，位于场氧化层11下方以及n+漏极区14与栅极13之间的n-延伸区12将会吸收施加于漏极的电压，且n-延伸区12会降低邻近n+漏极区边缘的电场高峰。利用此方法可改善邻近漏极区边缘的骤回击穿(on-breakdown voltage)。然而，已知结构的厚场氧化层11造成晶体管10的装置尺寸增加，使得此类型的HVMOS装置不适合与小尺寸的低电压MOS(LVMOS)装置整合于同一芯片中。
图1B示出已知的另一HVMOS晶体管20，其与低电压元件整合于同一基底上以应用于高电压装置，例如LCD荧幕的电源驱动装置等。晶体管20包括在源极侧的n-延伸区210A以及在漏极侧的n-延伸区21B。此已知结构的双重扩散源极与漏极区可降低沟道区的电场高峰，进而维持施加于漏极区24的高电压(Vd)。晶体管20还包括厚栅极介电层25，其厚度约为LVMOS晶体管的栅极介电层的厚度的4至5倍，藉以维持施加于栅极电极23的高电压(Vg)。
图1C示出已知的低电压短沟道NMOS晶体管30。通过在沟道的边缘形成漏极的轻掺杂n区(LDD)35，NMOS晶体管30可降低邻近漏极区34边缘的骤回击穿。当装置在操作模式时，沟道区与n+漏极区34之间的LDD区35吸收部分施加于漏极的电压，且LDD区35可减弱邻近n+漏极区34边缘的电场至临界离子化电场以下，如此，可进而减少射入栅极氧化层的“热载流子”。然而，如本领域技术人员所知，当MOS晶体管沟道距离减少时，n+漏极区边缘的电场高峰将会明显地增加。因此，LDD技术将到达其本身的限制，那就是n+漏极区边缘的电场高峰超过临界值且引发突然的雪崩击穿(avalanche breakdown)。
有鉴于上述及其他关于降低击穿现象与抑制击穿效应的问题，目前需要改善或新颖的MOS晶体管结构及其形成方法，以改善击穿电压及降低“热载流子”问题，由此，适应装置尺寸的微缩化。
发明内容
有鉴于此，本发明的实施利提供金属氧化物半导体晶体管结构及其形成方法。此结构包括形成于半导体衬底的金属氧化物半导体晶体管，其中，此半导体衬底为第一导电型，且具有第一导电型的栓塞区域；此栓塞区域形成于第二导电型的漏极延伸区域(就高压金属氧化物半导体晶体管而言)或形成于第二导电型的轻掺杂区域(就低压金属氧化物半导体晶体管而言)。
本发明实施利提供一种金属氧化物半导体晶体管，而此金属氧化物半导体晶体管包括：半导体衬底，属于第一导电型；源极区域，属于第二导电型，与该第一导电型相反且净掺杂浓度高于该衬底，置于该衬底的第一表面部分；漏极区域，属于该第二导电型，置于该衬底的第二表面部分且包括轻掺杂区域，其中该轻掺杂区域邻近一重掺杂区域；沟道区域，置于该衬底的第三表面部分，分隔该源极区域与该漏极区域；栅极介电层，置于该衬底的表面上，介于该源极区域与该漏极区域之间，其中该栅极介电层覆盖该沟道区域；栅极电极，置于该栅极介电层上方；以及插塞区域，属于该第一导电型，包括延伸至该衬底的一部分，其中该部分被该轻掺杂区域所包围且邻近该重掺杂区域，其中该重掺杂区域与该插塞区域的该部分延伸至该衬底的距离至少一样远。
根据本发明的金属氧化物半导体晶体管，其中所述轻掺杂区域包围所述重掺杂区域，且延伸至所述衬底中较所述重掺杂区域深的位置。
根据本发明的金属氧化物半导体晶体管，还包括：间隔件，置于所述栅极电极的侧壁。
根据本发明的金属氧化物半导体晶体管，其中所述栓塞区域位于所述间隔件下方。
根据本发明的金属氧化物半导体晶体管，其中所述轻掺杂区域具有掺杂浓度介于1012cm-3～1013cm-3的N型区域；所述栓塞区域具有掺杂浓度介于1013cm-3～1014cm-3的P型区域；所述重掺杂区域具有掺杂浓度介于1014cm-3～1016cm-3的N型区域。
根据本发明的金属氧化物半导体晶体管，其中所述轻掺杂区域延伸至大体上介于0.6μm～1.5μm的深度；所述栓塞区域延伸至大体上0.5μm的深度；所述重掺杂区域延伸至大体上0.6μm的深度。
根据本发明的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述漏极区域的所述重掺杂区域包括P型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是P型金属氧化物半导体晶体管。
根据本发明的金属氧化物半导体晶体管，其中所述轻掺杂区域从所述重掺杂区域横向偏移并向所述源极区域延伸。
根据本发明的金属氧化物半导体晶体管，还包括：间隔件，置于所述栅极电极的侧壁。
根据本发明的金属氧化物半导体晶体管，其中所述栓塞区域位于所述间隔件下方。
根据本发明的金属氧化物半导体晶体管，其中所述轻掺杂区域具有掺杂浓度介于1012cm-3～1013cm-3的N型区域；所述栓塞区域具有掺杂浓度介于1013cm-3～1014cm-3的P型区域；所述重掺杂区域具有掺杂浓度介于1014cm-3～1016cm-3的N型区域。
根据本发明的金属氧化物半导体晶体管，其中所述轻掺杂区域延伸至大体上介于0.6μm～1.5μm的深度；所述栓塞区域延伸至大体上0.5μm的深度；所述重掺杂区域延伸至大体上0.6μm的深度。
根据本发明的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述重掺杂区域包括P型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是P型金属氧化物半导体晶体管。
本发明另一实施例提供一种金属氧化物半导体晶体管，包括：衬底，包括绝缘材料；半导体层，属于第一导电型，置于该绝缘材料上方；源极区域，属于第二导电型，与该第一导电型相反且净掺杂浓度高于该半导体层，置于该半导体层的第一表面部分；漏极区域，属于该第二导电型，置于该半导体层的第二表面部分且包括轻掺杂区域，其中该轻掺杂区域邻近一重掺杂区域，且该轻掺杂区域从该重掺杂区域横向偏移，并向该源极区域、以及与该衬底相邻的该重掺杂区域延伸；沟道区域，置于该半导体层的第三表面部分，分隔该源极区域与该漏极区域；栅极介电层，置于该半导体层的表面上，介于该源极区域与该漏极区域之间，其中该栅极介电层覆盖该沟道区域；栅极电极，置于该栅极介电层上方；以及插塞区域，属于该第一导电型，包括延伸至该半导体层的一部分，其中该部分被该轻掺杂区域所包围且邻近该重掺杂区域，其中该重掺杂区域与该插塞区域的该部分至少一样深。
根据本发明的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述漏极区域的所述重掺杂区域包括N型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是N型金属氧化物半导体晶体管。
根据本发明的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述漏极区域的所述重掺杂区域包括P型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是P型金属氧化物半导体晶体管。
根据本发明的金属氧化物半导体晶体管，其中所述绝缘材料包括硅氧化物或蓝宝石。
本发明又一实施利提供一种高压金属氧化物半导体晶体管，包括：衬底，属于第一导电型；源极区域，属于第二导电型，与该第一导电型相反且净掺杂浓度高于该衬底，置于该衬底的第一表面部分；漏极区域，属于该第二导电型，置于该衬底的第二表面部分且包括一重掺杂区域，其中该重掺杂区域被一轻掺杂区域包围；沟道区域，置于该衬底的第三表面部分，分隔该源极区域与该漏极区域；栅极介电层，置于该衬底的表面上，介于该源极区域与该漏极区域之间，其中该栅极介电层覆盖该沟道区域；栅极电极，置于该栅极介电层上方；以及插塞区域，属于该第一导电型，包括延伸至该衬底的一部分，其中该部分被该轻掺杂区域所包围且邻近该重掺杂区域，其中该重掺杂区域与该插塞区域的该部分延伸至该衬底的距离至少一样远。
根据本发明的金属氧化物半导体晶体管，其中所述衬底是块状半导体材料。
根据本发明的金属氧化物半导体晶体管，其中所述衬底包括：半导体层，形成于绝缘材料上，其中所述绝缘材料包括硅氧化物或蓝宝石。
附图说明
图1A与图1B示出已知高压金属氧化物半导体晶体管的剖面图。
图1C示出已知低压短沟道N型金属氧化物半导体晶体管的剖面图。
图2A示出实施例的高压N型金属氧化物半导体晶体管的剖面图，其中，在N型漏极延伸区域中有P型掺杂物。
图2B示出图2A中该沟道区域及具有P型扩散区域的该漏极区域的部分的放大剖面图。
图3A至图3I示出实施例的高压金属氧化物半导体晶体管的工艺剖面图。
图4示出实施例的高压N型金属氧化物半导体晶体管的剖面图，其中，在N型漏极延伸区域中有P型掺杂物。
图5A至图5B示出图4的另一实施例的N+源极/漏极接触区域的工艺剖面图。
图6A至图6B示出另一实施例的高压金属氧化物半导体晶体管及其工艺的剖面图，其中，在N型漏极延伸区域中有P型掺杂物。
图7示出实施例的低压短沟道金属氧化物半导体晶体管的剖面图，其中，在轻掺杂漏极区域中有P型掺杂物。
图8A至图8F示出实施例的低压短沟道金属氧化物半导体晶体管的工艺剖面图。
图9示出实施例的N型金属氧化物半导体晶体管的剖面图，其中，该N型金属氧化物半导体晶体管形成在硅置于绝缘物上的构成上。
图10示出实施例的衬底电流Isubmax与已知高压N型金属氧化物半导体晶体管的衬底电流Isubmax的比较图。
其中，附图标记说明如下：
10～晶体管；11～厚场氧化层；12～n-延伸区；13～栅极；14～n+漏极区；15～栅极氧化层；20～HVMOS晶体管；21B～n-延伸区；23～栅极电极；24～漏极区；25～栅极介电层；30～短沟道NMOS晶体管；34～漏极区；35～轻掺杂n型LDD；40～高电压MOS晶体管；41～基底；42～n+扩散区；42a～边缘；43～n+扩散区；43a～边缘；44～n-扩散区；44a～边缘；45～n-扩散区；45a～边缘；46～栅极介电层；47～栅极叠层；48～间隙壁；49～间隙壁；50～插塞区；55～场氧化区；100～P型硅衬底；102～氧化物层；112～N-延伸区域；113～N-延伸区域；115～场氧化物区域；117～栅极氧化物层；118～栅极电极；120A～重掺杂N+源极区域；120B～重掺杂N+漏极区域；121～间隔件；122A～P型栓塞；122B～P型栓塞；125A～重掺杂N+源极区域；125B～重掺杂N+漏极区域；128A～二氧化硅介电层；128B～二氧化硅介电层；128C～二氧化硅介电层；128D～二氧化硅介电层；130～金属接触；131～金属接触；132～金属接触；142～重掺杂N+漏极区域；143～重掺杂N+漏极区域；148～间隔件；149～间隔件；150～区域；155～场氧化物；200～硬掩模层；210A～N+区域；210B～N+区域；240～N-沟道加强模式金属氧化物半导体晶体管；241～块状衬底；242～N+源极/漏极区域；243～N+源极/漏极区域；244～轻掺杂源极/漏极区域；245～轻掺杂源极/漏极区域；246～栅极层；247～栅极层；248～间隔件；249～间隔件；250～轻掺杂P型栓塞；255～场氧化物；300～P型硅衬底；301～沟槽氧化物；302～栅极氧化物层；303～栅极层；304A～轻掺杂N型区域；304B～轻掺杂N型区域；305A～P型区域；305B～P型区域；306～间隔件；313A～N型轻掺杂漏极区域；313B～N型轻掺杂漏极区域；315A～轻掺杂P型区域；315B～轻掺杂P型区域；310A～二氧化硅介电层；310B～二氧化硅介电层；310C～二氧化硅介电层；二氧化硅介电层310D～二氧化硅介电层；311A～钨金属接触；311B～钨金属接触；311C～钨金属接触；340～N型金属氧化物半导体晶体管；341～绝缘材料层；342～导体层。
具体实施方式
本实施例的操作方法及制造方法将在以下作详尽的说明。然而，以下实施例并非本发明唯一的运用，本实施例仅是说明实施本发明的特定方法，其非用以限定本发明及专利范围。
本发明将以较佳实施例说明，以下实施例将说明用以增加高电压MOS晶体管(HVMOS)的击穿电压(on-breakdown voltage)的新颖结构及其形成方法。本发明亦可应用于低电压MOS晶体管或其他需要改善击穿电压的半导体装置。
图2A示出本发明实施例的N沟道增进法、高电压MOS晶体管40。高电压MOS晶体管40包括块状(bulk)基底41，如具有掺杂浓度约介于1011cm-3至1012cm-3的低掺杂浓度p型单晶硅。或者，基底41可为形成在绝缘层上的半导体层，其称为硅覆盖绝缘层(SOI)。n+扩散区42及43形成于基底41中，其分别作为源极与漏极。n+扩散区42及43的掺杂浓度可适当选择以与基底41有良好的欧姆接触(ohmic contact)而具有高导电性，且n+扩散区42及43可掺杂适当材料，如掺杂浓度约1014cm-3至1016cm-3的磷或砷，然而，可使用其他的n型掺杂质或掺杂浓度。较佳者，n+扩散区42及43在基底41中延伸的深度约为0.6μm。n-扩散区44及45形成于基底41中的源极与漏极侧，其分别作为n+源极与漏极区42、43的n-延伸区。n-延伸区44及45的掺杂轮廓可适当选择藉以使在源极与漏极侧的n-延伸区完全地包围在基底表面下方的n+源极区42及n+漏极区43。每个n-延伸区的掺杂浓度经过最佳化以获得所欲的优点，那就是当装置操作过程中电压施加于n+漏极区43时，浓度不过高以致于在n-延伸区与p-基底之间引发接面击穿，浓度不过低以致于在基底中产生穿通击穿。较佳者，n-延伸区44及45的掺杂浓度约介于1012cm-3至1013cm-3，n-延伸区44及45可掺杂适当的n型材料，如磷或砷，然而，可使用其他的n型掺杂质或掺杂浓度。n-延伸区44及45在基底41中延伸的深度约为0.6μm至1.5μm，其可完全地包围基底中41的源极与漏极区42、43。长度约为1μm至3μm的沟道(channel)在基底表面且位于n-延伸区44与45的相对边缘44a、45a之间。在基底41表面提供如为热二氧化硅的薄栅极介电层46，二氧化硅层厚度可约为至
Figure A20071019399400141
然而，亦可利用其他适用的栅极介电层材料。栅极介电层46可由n+源极区42的边缘42a与n-延伸区44的边缘44a间的位置延伸至n-延伸区45的边缘45a与n+源极区43的边缘43a间的位置。在栅极介电层46上形成栅极叠层47，栅极叠层47可包括多晶硅层及形成在多晶硅层上的硅化钨层，多晶硅层的厚度可介于至而硅化钨层的厚度可介于至
Figure A20071019399400145
然而，可利用其他适用的导电栅极电极材料。底部尺寸约
Figure A20071019399400146
至
Figure A20071019399400147
的间隙壁48及49形成于栅极层46、47边缘以覆盖边缘侧壁与基底间的角落，间隙壁48及49可包括利用含有四乙基硅酸盐(TEOS)为反应气体所形成的二氧化硅，然而，可利用其他适用的间隙壁介电材料或尺寸，如氮化硅(Si3N4)。轻掺杂p型插塞50形成间隙壁49下方的基底中，较佳者，插塞区50可掺杂适合的p型材料，如硼，其表面掺杂密度约为1013cm-3至1014cm-3，然而，可使用其他p型掺杂材料及掺杂浓度。P型扩散区50自基底表面下的深度约为0.5μm。可提供场氧化区55以将高电压MOS晶体管40与同一基底上的其他装置隔离。
与已知具有相似装置尺寸且在相似操作条件下的高电压NMOS晶体管相较，本发明实施例的高电压NMOS晶体管40在装置操作时，邻近n+漏极区43的边缘提供较弱的电场。
图2B根据图2A示出的部分沟道区及具有p型掺杂区50的漏极区的放大图。由已知技术可知，当实施例的N型高压金属氧化物半导体晶体管40开启并于饱和模式下操作时，则在栅极下方形成强烈反转(strong inversion)层，且在源极与漏极之间形成沿着衬底表面的导电沟道。电流(如图2B所示)从源极区域流入漏极区域。如实施例所示，通过形成P型栓塞50，沟道内的电子必须绕过P型“路障”(road block)，因为P型栓塞50对电子不导电。在操作时，具有本发明的结构的高压N型金属氧化物半导体晶体管于N+源极与N+漏极之间创造更长的导电路径。由于电场是电压与距离两者的函数，所以此更长的导电路径降低了靠近N+漏极边缘的导电沟道的尖峰电场。因此，避免在漏极侧附近发生骤回击穿(snapback breakdown)现象。由已知技术也可以得知，通过形成实施例所示的P型栓塞50，则撞击离子化区域被推离至硅表面下方，转而降低热载流子到达栅极氧化物的机率。
上述实施例具有下列2个优点。首先，N-延伸区域45应环绕延伸至衬底的P型栓塞50，以致于在沟道区域内的电子可以流入N+漏极区域43并穿过N-延伸区域45的一部分。第二，N-延伸区域45的P型掺杂物浓度应仔细选择，以致于元件操作时不会在N+漏极区域43与P型栓塞50间发生局部接面击穿现象。在一个实施例中，所选择的P型栓塞50的掺杂密度较N+漏极区域43的为低。
图3A至图3I示出实施例的高压金属氧化物半导体晶体管的工艺剖面图。图3A示出初始步骤，于P型硅衬底100的一部分上形成一层遮罩氧化物(screen oxide)102。在氧化物层102的表面上施加第一光阻工艺以形成用于N型掺杂物的选择性注入的光阻图案。接着，通过加热工艺而将N型掺杂物驱入P型衬底以形成图3B所示的N-延伸区域112与113。N-延伸区域112形成后续形成的N型金属氧化物半导体晶体管的源极的延伸；N-延伸区域113形成后续形成的N型金属氧化物半导体晶体管的漏极的延伸。在实施例中，N-延伸区域112与113通过磷扩散工艺而形成，且磷的掺杂浓度介于1012cm-3至1013cm-3之间。N-延伸区域112与113也可以从衬底表面延伸至衬底内部至少1.5公尺以上的深度。
如图3C所示，也可以利用选择性氧化工艺而形成场氧化物区域115。场氧化物区域115环绕金属氧化物半导体晶体管以将本身与相同衬底上的邻近的元件隔离。通过蚀刻工艺而将氧化物层102从衬底移除，并在衬底上成长一层厚度介于250埃至400埃之间的加热氧化物，且经图案化工艺而形成栅极氧化物层117。接着，如图所示，可以进一步进行图案化工艺而在栅极氧化物层117上形成栅极电极118；此步骤包括：形成厚度介于1000埃至2000埃之间的第一多晶硅层(图未显示)、与位于此多晶硅层顶部且厚度介于800埃至1800埃之间的硅化钨(SiWx)层。在另一实施例中，栅极电极118也可以通过已知技术的相似工艺而在N-延伸区域112与113形成之前形成。
如图3D所示，在形成栅极之后，进行第二光刻工艺而形成光阻图案(标示为PR)，以选择性地将P型掺杂物注入源极的N-延伸区域112及漏极的N-延伸区域113。在实施例中，用于定义P型掺杂区域的硬掩模与用于制造短沟道N型金属氧化物半导体晶体管元件的传统工艺中将N型轻掺杂漏极图案化的硬掩模相同。此为自我对准工艺，其中，P型区域的边缘通过将栅极118与场氧化物115图案化而定义。在此实施例中，P型离子注入可以通过使用中等电流离子注入机并以硼进行，以达到介于1012cm-3～1013cm-3的杂质密度；在其它实施例中，也可以采用其它P型离子注入材料与离子注入密度。在图3E所示的步骤后，形成轻掺杂P型区域120A与120B。P型区域120A与120B可以从衬底表面延伸至衬底内部大约0.5μm的深度。
在轻掺杂P型区域120A与120B形成之后，于衬底及图案化的栅极118上沉积厚度介于500埃～3000埃的TEOS氧化物薄膜。接着，对衬底施加一干蚀刻工艺，以从平坦区域移除氧化物，并留下位于栅极侧壁之间隔件121，如图3F所示。在实施例中，得到底部宽度介于300埃～2500埃之间隔件。也可以使用其它例如Si3N4等间隔件介电材料或其组合而形成间隔件。
如图3G所示，在间隔件形成之后，进行重且深的N型离子注入以形成与漏极/源极延伸区域连接的低电阻接触。在实施例中，用于定义N型掺杂区域的硬掩模与用于制造短沟道N型金属氧化物半导体晶体管元件的传统工艺中将N型轻掺杂漏极图案化的硬掩模相同。所得的重掺杂N+区域是自我对准该间隔件边缘与该场氧化物。在此实施例中，N型离子注入可以通过使用高数值电流离子注入机并以磷进行，以达到介于1014cm-3～1016cm-3的杂质密度；在其它实施例中，也可以采用其它N型离子注入材料与离子注入密度。之后，形成重掺杂N+源极区域125A与重掺杂N+漏极区域125B，如图3H所示。N+区域125A与125B自衬底表面延伸至约0.6μm的深度或更深。请注意，在此步骤中，位于间隔件121下方的P型区域120A与120B的所述多个区域被所述多个间隔件有效地遮蔽。以N型离子注入对P型区域120A与120B未被遮蔽的部分施以相反的掺杂而使其变成N型区域；然而，被遮蔽的部分则保持P型，因而形成P型栓塞122A与122B。
本发明实施例的高压N型金属氧化物半导体晶体管的工艺通过对晶体管的栅极、漏极与源极形成金属接触而完成。在形成金属接触的过程中，于衬底上成长化学气相沉积二氧化硅介电层。接着，进行光刻工艺而形成图案，然后进行选择性蚀刻工艺而在栅极、源极与漏极上方形成开口，并留下二氧化硅介电层128A、128B、128C与128D，如图3I所示。之后，在开口进行金属沉积与图案化工艺而形成金属接触130、131、132，以分别与高压N型金属氧化物半导体晶体管的N+源极区域125A、栅极层118与N+漏极区域125B连接。
由已知技术可知，本发明实施例的上述工艺在源极与漏极侧形成对称的轻掺杂P型栓塞区域122A与122B。相较于图2A的实施例(轻掺杂P型区域50仅形成于漏极侧)而言，此实施例两个优点：第一、形成轻掺杂P型栓塞区域122A与122B的硬掩模与用于制造短沟道N型金属氧化物半导体晶体管元件的传统工艺中形成N型轻掺杂漏极区域的硬掩模相同，因此并不需要额外的硬掩模，故大大降低了发展创新的半导体元件的成本。第二、使用本发明实施例的电路设计者会有更多选择以轻掺杂P型区域的对称结构任一侧作为漏极的弹性，同时留下另一侧作为源极。就目前所知而言，位于源极侧的轻掺杂P型栓塞区域对于改善击穿电压、或其它影响元件性能的负面冲击并无效果。
图4示出实施例的高压N型金属氧化物半导体晶体管的剖面图。如图2A所示，相较于形成在间隔件49下方的轻掺杂P型栓塞区域50而言，本实施例的轻掺杂P型区域150横向延伸至间隔件149边缘后方，而到达重掺杂N+漏极区域143，其靠近区域150的第一部分与区域150的第二部分，并延伸至场氧化物155，如图4所示。在源极侧，于间隔件148边缘与场氧化物155之间形成重掺杂N+漏极区域142，其中，区域142边缘从间隔件148边缘与场氧化物155移置。由已知技术可知，本实施例的晶体管结构在晶体管的N+源极与N+漏极之间提供足够压降的更长的沟道，却不用增加元件尺寸；相较于已知高压晶体管，反而具有更高的击穿电压。
图5A至图5B示出另一实施例中具有更长沟道(源极漏极间的距离)的高压N型金属氧化物半导体晶体管的工艺剖面图。先前所述与图3A至图3F相关的步骤与本实施例所使用的初始步骤相同。
如图3F所示，在形成轻掺杂P型区域120A、120B与间隔件121之后，采用新硬掩模层200而定义区域，其中，后续将对此区域进行重且深的N型离子注入，而形成与源/漏极延伸连接的低电阻接触，如图5A所示。N+离子注入可以通过使用高数值电流离子注入机并以磷进行，以达到介于1014cm-3～1016cm-3的杂质密度；在其它实施例中，也可以采用其它P型离子注入材料与离子注入密度。在图5B所示的步骤后，形成重掺杂N+源极区域210A与重掺杂N+漏极区域210B。N+区域210A与210B可以从衬底表面延伸至衬底内部大约0.6μm的深度。形成与本实施例的晶体管的栅极、漏极与源极连接的金属接触的方法与图3I所示的方法相同。
图6A示出另一实施例中部分沟道区域与P型扩散区域的剖面放大图。在先前所述的实施例中，如图2B所示，轻掺杂P型区域50不再是延伸至衬底内且位于间隔件下方的栓塞。然而，在本实施例中，如图6A所示，P型区域50覆盖了重掺杂N+漏极区域43侧壁的左边部分。显然地，此结构在N+源极与N+漏极之间提供足够压降的更长的沟道(如图6的箭头所指的电流)，并将撞击离子化区域从硅表面推离至更下方以降低热载流子效应。如图6B所示，此结构的轻掺杂P型区域50也可以在间隔件形成后通过一特定角度的硼离子注入而形成，以至于具有介于1013cm-3至1014cm-3的局部掺杂物密度；在其它实施例中，区域50也可以通过采用其它P型材料与方法而形成。此注入工艺可以在N+源极与漏极形成前或后通过额外光罩而进行。
由已知技术可知，本实施例所示通过增加N+源极与漏极间的电流而改善击穿电压的原则也适用于低压金属氧化物半导体晶体管，其中，热载流子衰减对于深次微米特征尺寸仍然是一个严重的问题。当晶体管沟道长度持续增加时，此负面效应也增加。
图7示出实施例的低压N型金属氧化物半导体晶体管结构的剖面图。参考图7，N-沟道加强模式金属氧化物半导体晶体管240包括P型单晶硅的块状衬底241，此P型单晶硅具有约1014cm-3低掺杂物浓度。两个置于衬底内的N+型扩散区域242与243分别作为源极与漏极。N+型扩散区域242与243的掺杂物浓度可以适当地控制以致于可与衬底241之间达到良好的欧姆接触，并可以掺杂适当的材料，例如掺杂浓度介于1014cm-3～1014cm-3的磷或砷；在其它实施例中，也可以采用其它N型掺杂材料与掺杂浓度。具有较浅的扩散深度的两个轻掺杂源极/漏极区域244与245分别邻近N+源极/漏极区域242与243。具有长度介于约0.1μm～1.0μm间的沟道区域在轻掺杂源极/漏极区域244与245相对边缘之间沿着衬底表面延伸。在衬底表面上形成厚度介于30埃～200埃的薄栅极介电层246(由热二氧化硅构成)；在其它实施例中，也可以采用其它适合的栅极介电材料。如图7B所示，栅极介电层246轻微地与轻掺杂源极/漏极区域244与245重叠。在栅极介电层246上形成栅极层247(由适合的导电栅极电极材料与叠层结构组成)。两个由TEOS二氧化硅组成且底部尺寸介于500埃～3000埃之间隔件248与249形成于栅极层246与247的两边缘，以覆盖位于栅极侧壁与衬底之间的角落；在其它实施例中，也可以采用其它间隔件尺寸与其它适合之间隔件介电材料，例如是Si3N4。在间隔件249下方的衬底表面上形成轻掺杂P型栓塞250。在实施例中，于区域250掺杂适合的P型材料，例如是硼，其表面掺杂密度约为1013cm-3至1014cm-3，然而，可使用其他p型掺杂材料及掺杂浓度。P型掺杂区250自基底表面延伸至约0.5μm的深度。可提供场氧化物255以将低电压MOS晶体管240与同一基底上附近的其他装置隔离。在其它实施例中，也可用浅沟槽隔离作为隔离结构。
图8A至图8F示出实施例的低压短沟道金属氧化物半导体晶体管的工艺剖面图。图8A示出初始步骤；在初始步骤中，于P型硅衬底300上成长或沉积一层氮化硅(图未显示)或其它介电材料。对氮化硅的表面进行第一光刻工艺以定义有源区域，以在后续步骤中用于形成个别晶体管。之后，通过干蚀刻工艺而蚀穿外露的氮化硅以及部分硅衬底，以形成沟槽。沉积二氧化硅层以填充所述多个沟槽。进行化学气相研磨工艺以移除遗留在平坦表面上的二氧化硅。在其它移除覆盖有源区域的氮化硅的蚀刻工艺后，形成沟槽氧化物301，而形成如图8A所示的结构。
如图8B所示，厚度介于30埃～200埃的热氧化物层成长于衬底上并经图案化工艺后形成栅极氧化物层302。之后，可以在栅极氧化物层302上形成具有适当导电栅极材料的栅极层303。接着，进行轻掺杂N型离子注入工艺而形成源极与漏极轻掺杂漏极区域。这是一个自我对准工艺，其中离子注入掩模遮蔽N型金属氧化物半导体晶体管的有源区域，且轻掺杂N型区域通过图案化栅极与沟槽氧化物而定义。此N型离子注入可以通过使用中等电流离子注入机并以磷进行，以达到介于1012cm-3～1013cm-3的杂质密度；在其它实施例中，也可以采用其它N型离子注入材料与离子注入密度。可以进行加热循环以促使源极/漏极N-区域边缘轻微地位于栅极边缘下方。如图8B所示，在此步骤之后，形成轻掺杂N型区域304A与304B。N型区域304A与304B可自衬底表面延伸至约0.5μm的深度或更深。
在轻掺杂N型区域304A与304B形成之后，进行P型离子注入以于N型轻掺杂漏极区域304A与304B内形成轻掺杂P型区域。用于定义P型离子注入区域的硬掩模与用于图案化N型轻掺杂漏极区域的硬掩模相同。在此实施例中，P型离子注入可以通过使用一高数值电流离子注入机并以硼进行，以达到介于1013cm-3～1014cm-3的杂质密度。离子注入的剂量与深度应小心选择以致于在延伸的N型杂质中分解之后其净P型杂质密度介于约1013cm-3～1014cm-3之间，且延伸至衬底内的P型区域305A与305B完全被轻掺杂N型区域304A与304B所包围，如图8C所示。
在衬底上沉积厚度介于500埃～3000埃的TEOS氧化物膜。对此衬底进行一干蚀刻工艺，以清除位于平坦区域的氧化物，同时留下位于栅极层侧壁之间隔件306，如图8D所示。在此实施例中，得到宽度介于300埃～2500埃之间隔件基部。在其它实施例中，也可以使用其它间隔件介电材料，例如Si3N4。
在间隔件形成之后，进行重且深的N型离子注入(如图8D所示)以形成与漏极/源极延伸区域连接的低电阻接触。在此实施例中，用于定义N+注入区域的硬掩模与用于将N型轻掺杂漏极304A与304B及P型区域305A与305B图案化的硬掩模相同，其中仅N型金属氧化物半导体晶体管有源区域被遮蔽。重掺杂N+区域是自我对准该间隔件边缘与该场氧化物。在此实施例中，N+型离子注入可以通过使用高数值电流离子注入机并以磷进行，以达到介于1014cm-3～1016cm-3的杂质密度；在其它实施例中，也可以采用其它N型离子注入材料与离子注入密度。在此步骤之后，形成重掺杂N+源极区域306A与重掺杂N+源极区域306B，如图8E所示。N+区域306A与306B可自衬底表面延伸至约0.6μm的深度或更深。
本发明实施例的短沟道N型金属氧化物半导体晶体管的工艺通过对晶体管的栅极、漏极与源极形成金属接触而完成。在形成金属接触的过程中，于衬底上成长化学气相沉积二氧化硅介电层。接着，进行光刻工艺而形成图案，然后进行选择性蚀刻工艺而在栅极、源极与漏极上方形成开口，并留下二氧化硅介电层310A、310B、310C与310D，如图8F所示。之后，在开口进行钨金属沉积与图案化工艺而形成钨金属接触311A、311B、311C，以分别与低压N型金属氧化物半导体晶体管的N+源极区域306A、栅极层303与N+漏极区域306B连接。在其它实施例中，也可以使用其它导电材料与方法以形成晶体管的栅极、源极与漏极的金属接触。
由已知技术可知，本发明实施例的上述工艺在源极与漏极侧形成对称的轻掺杂P型区域315A与315B，如图8E所示。相较于图7(轻掺杂P型区域250仅形成于漏极侧)而言，此实施例两个优点：第一、形成N型轻掺杂漏极区域313A与313B、轻掺杂P型区域315A与315B、N+接触区域306A与306B是相同的硬掩模，因此并不需要额外的硬掩模，故大大降低了发展创新的半导体元件的成本。第二、使用本发明实施例的电路设计者会有更多选择以轻掺杂P型区域的对称结构任一侧作为漏极的弹性，同时留下另一侧作为源极。就目前所知而言，位于源极侧的轻掺杂P型栓塞区域对于改善击穿电压、或其它影响元件性能的负面冲击并无效果。
图9示出实施例的低压N型金属氧化物半导体晶体管的剖面图。相较于图7的实施例而言，N型金属氧化物半导体晶体管340形成在位于绝缘材料层341上方的半导体层342上，亦即所谓的硅置于绝缘物上(SOI)的构成上。由已知技术可知，此结构完全被最佳化而避免重掺杂源极/漏极区域与绝缘层341间的接面电容，因而增加晶体管开关的速度。此结构也可以避免穿通击穿且降低次阙值电流。
实施例中所用的起使材料为SOI晶圆，其中，一层绝缘物(例如，二氧化硅或蓝宝石)成长于硅衬底上。接着，一层薄的掺杂硅成长于绝缘层上，且经选择性离子注入而形成源极与漏极。形成本实施例的栅极、源极、漏极与栓塞区域的方法相似于图8A～图8B所示的方法。
虽然实施例以N型金属氧化物半导体晶体管作为说明，但是，本发明的原则、结构与方法亦适用于高压P型沟道加强模式金属氧化物半导体晶体管(具有形成于漏极的P型延伸区域中的轻掺杂N型栓塞)。另外，本发明的原则、结构与方法也适用于高压N沟道与P沟道耗尽模式金属氧化物半导体晶体管、低压P沟道加强模式金属氧化物半导体晶体管、与低压N沟道与P沟道耗尽模式金属氧化物半导体晶体管，
如图2A所示，本发明实施例制作了一个高压N型金属氧化物半导体晶体管的硅原型，其中，P型栓塞区域形成于N-延伸漏极区域。比较此实施例与图1B所示的已知技术的高压N型金属氧化物半导体晶体管(具有相似元件尺寸)，结果如下表所示：
  图1B的已知技术的高压N型金属氧化物半导体晶体管   具有本发明实施例的P型栓塞的高压N型金属氧化物半导体晶体管 单位 Vg
骤回击穿电压(Vds)   13.213.414.414.6   16.116.316.617.1   伏特伏特伏特伏特   46810
Vds代表穿过元件的漏极至源极电压；Vg代表施加于栅极电极的电压。相较于具有相似元件尺寸的已知技术的高压N型金属氧化物半导体晶体管而言，本发明实施例的高压N型金属氧化物半导体晶体管具有较大的击穿电压。
由已知技术可知，衬底电流Isubmax是一个用于确认金属氧化物半导体晶体管的骤回击穿的重要指标。图10示出实施例的衬底电流Isubmax与已知高压N型金属氧化物半导体晶体管的衬底电流Isubmax的比较图。其中，本发明实施例的衬底电流Isubmax降低了78％，其清楚地指出本发明实施例的结构对于抑制骤回击穿的效果。
根据本发明的实施例，通过在源极/漏极区域制作由相反形式杂质组成的“路障”(road block)以增加位于源极与漏极区域间的电流路径长度，可以改善击穿电压(on-breakdown voltage)，转而降低元件内的尖峰电场。

Claims (20)

1.一种金属氧化物半导体晶体管，包括：
半导体衬底，属于第一导电型；
源极区域，属于第二导电型，与所述第一导电型相反且净掺杂浓度高于所述衬底，置于所述衬底的第一表面部分；
漏极区域，属于所述第二导电型，置于所述衬底的第二表面部分且包括轻掺杂区域，其中所述轻掺杂区域邻近重掺杂区域；
沟道区域，置于所述衬底的第三表面部分，分隔所述源极区域与所述漏极区域；
栅极介电层，置于所述衬底的表面上，介于所述源极区域与所述漏极区域之间，其中所述栅极介电层覆盖所述沟道区域；
栅极电极，置于所述栅极介电层上方；以及
插塞区域，属于所述第一导电型，包括延伸至所述衬底的一部分，其中所述部分被所述轻掺杂区域所包围且邻近所述重掺杂区域，其中所述重掺杂区域与所述插塞区域的所述部分延伸至所述衬底的距离至少一样远。
2.如权利要求1所述的金属氧化物半导体晶体管，其中所述轻掺杂区域包围所述重掺杂区域，且延伸至所述衬底中较所述重掺杂区域深的位置。
3.如权利要求2所述的金属氧化物半导体晶体管，还包括：
间隔件，置于所述栅极电极的侧壁。
4.如权利要求3所述的金属氧化物半导体晶体管，其中所述栓塞区域位于所述间隔件下方。
5.如权利要求4所述的金属氧化物半导体晶体管，其中所述轻掺杂区域具有掺杂浓度介于1012cm-3～1013cm-3的N型区域；所述栓塞区域具有掺杂浓度介于1013cm-3～1014cm-3的P型区域；所述重掺杂区域具有掺杂浓度介于1014cm-3～1016cm-3的N型区域。
6.如权利要求5所述的金属氧化物半导体晶体管，其中所述轻掺杂区域延伸至大体上介于0.6μm～1.5μm的深度；所述栓塞区域延伸至大体上0.5μm的深度；所述重掺杂区域延伸至大体上0.6μm的深度。
7.如权利要求2所述的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述漏极区域的所述重掺杂区域包括P型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是P型金属氧化物半导体晶体管。
8.如权利要求1所述的金属氧化物半导体晶体管，其中所述轻掺杂区域从所述重掺杂区域横向偏移并向所述源极区域延伸。
9.如权利要求8所述的金属氧化物半导体晶体管，还包括：
间隔件，置于所述栅极电极的侧壁。
10.如权利要求9所述的金属氧化物半导体晶体管，其中所述栓塞区域位于所述间隔件下方。
11.如权利要求10所述的金属氧化物半导体晶体管，其中所述轻掺杂区域具有掺杂浓度介于1012cm-3～1013cm-3的N型区域；所述栓塞区域具有掺杂浓度介于1013cm-3～1014cm-3的P型区域；所述重掺杂区域具有掺杂浓度介于1014cm-3～1016cm-3的N型区域。
12.如权利要求11所述的金属氧化物半导体晶体管，其中所述轻掺杂区域延伸至大体上介于0.6μm～1.5μm的深度；所述栓塞区域延伸至大体上0.5μm的深度；所述重掺杂区域延伸至大体上0.6μm的深度。
13.如权利要求8所述的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述重掺杂区域包括P型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是P型金属氧化物半导体晶体管。
14.一种金属氧化物半导体晶体管，包括：
衬底，包括绝缘材料；
半导体层，属于第一导电型，置于所述绝缘材料上方；
源极区域，属于第二导电型，与所述第一导电型相反且净掺杂浓度高于所述半导体层，置于所述半导体层的第一表面部分；
漏极区域，属于所述第二导电型，置于所述半导体层的第二表面部分且包括轻掺杂区域，其中所述轻掺杂区域邻近重掺杂区域，且所述轻掺杂区域从所述重掺杂区域横向偏移，并向所述源极区域、以及与所述衬底相邻的所述重掺杂区域延伸；
沟道区域，置于所述半导体层的第三表面部分，分隔所述源极区域与所述漏极区域；
栅极介电层，置于所述半导体层的表面上，介于所述源极区域与所述漏极区域之间，其中所述栅极介电层覆盖所述沟道区域；
栅极电极，置于所述栅极介电层上方；以及
插塞区域，属于所述第一导电型，包括延伸至所述半导体层的一部分，其中所述部分被所述轻掺杂区域所包围且邻近所述重掺杂区域，其中所述重掺杂区域与所述插塞区域的所述部分至少一样深。
15.如权利要求14所述的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述漏极区域的所述重掺杂区域包括N型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是N型金属氧化物半导体晶体管。
16.如权利要求14所述的金属氧化物半导体晶体管，其中所述源极区域、所述轻掺杂区域、及所述漏极区域的所述重掺杂区域包括P型掺杂物；所述衬底包括N型掺杂物；所述金属氧化物半导体晶体管是P型金属氧化物半导体晶体管。
17.如权利要求14所述的金属氧化物半导体晶体管，其中所述绝缘材料包括硅氧化物或蓝宝石。
18.一种高压金属氧化物半导体晶体管，包括：
衬底，属于第一导电型；
源极区域，属于第二导电型，与所述第一导电型相反且净掺杂浓度高于所述衬底，置于所述衬底的第一表面部分；
漏极区域，属于所述第二导电型，置于所述衬底的第二表面部分且包括重掺杂区域，其中所述重掺杂区域被轻掺杂区域包围；
沟道区域，置于所述衬底的第三表面部分，分隔所述源极区域与所述漏极区域；
栅极介电层，置于所述衬底的表面上，介于所述源极区域与所述漏极区域之间，其中所述栅极介电层覆盖所述沟道区域；
栅极电极，置于所述栅极介电层上方；以及
插塞区域，属于所述第一导电型，包括延伸至所述衬底的一部分，其中所述部分被所述轻掺杂区域所包围且邻近所述重掺杂区域，其中所述重掺杂区域与所述插塞区域的所述部分延伸至所述衬底的距离至少一样远。
19.如权利要求18所述的金属氧化物半导体晶体管，其中所述衬底是块状半导体材料。
20.如权利要求18所述的金属氧化物半导体晶体管，其中所述衬底包括：
半导体层，形成于绝缘材料上，其中所述绝缘材料包括硅氧化物或蓝宝石。
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