TWI396282B

TWI396282B - 雙載子電晶體

Info

Publication number: TWI396282B
Application number: TW098145348A
Authority: TW
Inventors: Chrongjung Lin; Yachin King
Original assignee: Nat Univ Tsing Hua
Priority date: 2009-12-28
Filing date: 2009-12-28
Publication date: 2013-05-11
Also published as: TW201123443A

Description

雙載子電晶體

本發明是有關於一種半導體元件，且特別是有關於一種雙載子電晶體。

近年來隨著科技的進步，半導體產業蓬勃發展，相對提供之積體電路往往針對縮小尺寸為重要考量。因此，當前開發之積體電路的尺寸日益下縮，其組成元件亦隨之變小，而得以呼應產業需求。

然而，一般互補金屬氧化物(CMOS)邏輯製程由於成本及應用考量，並未提供特性良好的雙載子電晶體。在不改變製程步驟及光罩數量的前提下，只能製造如傳統之水平式(lateral)雙極性電晶體，其電流增益相當低，而且此類雙極性電晶體的尺寸難以隨著製程進步而下縮。

由此可見，現有的雙載子電晶體顯然仍存在許多不便與缺陷，而亟待加以進一步改進。為了解決上述問題，相關領域莫不費盡心思來謀求解決之道，但長久以來一直未見適用的方式被發展完成。因此，如何能在不改變製程步驟以及不增加光罩數量下，提供一種相容於互補金屬氧化物邏輯製程的雙載子電晶體，實屬當前重要研發課題之一，亦成為當前相關領域亟需改進的目標。

因此，本發明之一態樣是在提供相容於互補金屬氧化物邏輯製程的雙載子電晶體，在不改變製程步驟以及不增加光罩數量下，可具有尺寸下縮的特性。

依據本發明一實施例，一種雙載子電晶體包含井、第一摻雜區、第二摻雜區、第三摻雜區、介電層、閘極、間隔物與插塞。

在結構上，該些摻雜區分別位於井中，其中第二摻雜區位在第一、第三摻雜區之間。介電層位於井之上方。閘極位於介電層之上方。間隔物位於閘極與介電層外圍，並且環繞閘極與介電層。插塞位於閘極上，直接與閘極接觸。第三摻雜區位於井中。另外，第一摻雜區與第二摻雜區各有一部份與間隔物相連。在傳導類型方面，井與第三摻雜區均具有第一導電型；第一摻雜區與第二摻雜區均具有第二導電型。

依據本發明另一實施例，一種雙載子電晶體包含井、第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區、第五摻雜區、第一介電層、第二介電層、第一閘極、第二閘極、插塞、第一間隔物、第二間隔物與電容介電質層。

在結構上，該些摻雜區皆位於井中，其中第二摻雜區位於第一摻雜區與第五摻雜區之間。第三摻雜區位在第一、第二摻雜區之間，與第一、第二摻雜區相連。第四摻雜區位於第三摻雜區上方，而且位於第一、第二摻雜區之間。第一、第二介電層分別位於井上方，第一、第二閘極分別位於第一、第二介電層的上方。電容介電質層位於第四摻雜區上，插塞貫穿電容介電質層接觸到第四摻雜區。第一間隔物位於第一閘極與第一介電層外圍，使插塞與第一閘極絕緣；第二間隔物位於第二閘極與第二介電層外圍，使插塞與第二閘極絕緣。

在傳導類型方面，井、第四摻雜區、第五摻雜區均具有第一導電型；第一摻雜區、第二摻雜區、第三摻雜區均具有第二導電型。

製程上，上述電容介電質層為電阻性保護氧化層(resistive protection oxide)或是金屬矽化物阻隔層(self-aligned silicide blocking layer)。

依據本發明又一實施例，一種雙載子電晶體包含井、第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區、第五摻雜區、插塞與電阻性保護氧化層(resistive protective protection oxide)；或者，以金屬矽化物阻隔層(self-aligned silicide blocking layer)取代電阻性保護氧化層。

在結構上，該些摻雜區皆位於井中，其中第二摻雜區位於第一摻雜區與第五摻雜區之間。第三摻雜區位於第一摻雜區與第二摻雜區之間，且連接第一摻雜區及第二摻雜區。第四摻雜區位於第三摻雜區上，並位於第一摻雜區與第二摻雜區之間，且連接第一摻雜區及第二摻雜區。電阻性保護氧化層位於第四摻雜區上。另外，第一摻雜區與第二摻雜區各有一部份與電阻性保護氧化層相連，插塞貫穿電阻性保護氧化層接觸到第四摻雜區。

在傳導類型方面，井、第四摻雜區與第五摻雜區均具有第一導電型；第一摻雜區、第二摻雜區與第三摻雜區均具有第二導電型。

以下將以實施例對上述之說明以及接下來的實施方式做詳細的描述，並對本揭示內容之技術方案提供更進一步的解釋。

為了使本揭示內容之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。另一方面，眾所週知的元件與步驟並未描述於實施例中，以避免對本發明造成不必要的限制。

第1圖是依照本揭示內容一實施例之一種雙載子電晶體100的剖面圖。如圖所示，如圖所示，雙載子電晶體100是一種閘控雙載子電晶體(gated BJT)。雙載子電晶體100包含井130、第一摻雜區136、第二摻雜區134、第三摻雜區132、閘極150、介電層145、間隔物140與插塞160。

在結構上，井130位於深井120上，而深井120位於基板110上；或者，在其他實施例中，井與基板之間可無須深井，改由井直接形成於基板上。

上述摻雜區136、134、132分別位於井130中，其中第二摻雜區134位在第一、第三摻雜區136、132之間。介電層145位於井130之上方，閘極150位於介電層145之上方。間隔物140位於介電層145與閘極150外圍，並且環繞閘極150與介電層145。插塞160位於閘極150上，直接與閘極150接觸。第三摻雜區132位於井130中。另外，第一摻雜區136與第二摻雜區134各有一部份與間隔物140相連。

在傳導類型方面，井130與第三摻雜區132均具有第一導電型，然第三摻雜區132所摻雜之離子濃度大於井130所摻雜之離子濃度。第一摻雜區136與第二摻雜區134均具有第二導電型。實務上，若第一導電型為N型，則第二導電型為P型；反之，若第一導電型為P型，則第二導電型為N型。

應用上，第一摻雜區136可作為射極區E，第二摻雜區134可作為集極區C，第三摻雜區132可作為基極區B，而井130透過第三摻雜區132電性相連亦形成基極區B一部分。在實際實作上面，應用在先進半導體製程如45奈米(nm)技術中，閘極150之長度(Length)可為45奈米，而介電層145厚度為12埃()，在此介電層厚度下，施加相當電壓於閘極150上，閘極電流(Gate Current)會以直接穿隧(Tunneling Current)過介電層145進入基極區B內；如此一來，透過額外的電流注入基極區內，進而誘發更高的集極區電流，而使雙載子電晶體之特性更佳化。更甚者，由於射極區E與集極區C夾集所形成之基極區B寬度可達45奈米，就雙載子電晶體來講，基極區B寬度愈窄，電性特性愈佳。

除此之外，由於本實施例使用插塞160直接接觸在介電層145上之閘極150，在進行插塞160相關製程中會更加劣化介電層145之品質，導致除直接穿隧電流(Direct Tunneling)外，會外加另一個阱輔助穿隧電流(Trap-assisted Tunneling Current)，更高的額外電流注入基極區，而使得雙載子電晶體之可驅動電流更為增加，電性特性愈佳。

第2圖是依照本揭示內容另一實施例之一種雙載子電晶體200的剖面圖。如圖所示，雙載子電晶體200是一種垂直式雙載子電晶體。雙載子電晶體200包含井230、第一摻雜區231、第二摻雜區232、第三摻雜區270、第四摻雜區283、第五摻雜區234、第六摻雜區281、第七摻雜區282、第一介電層240、第二介電層242、第一閘極250、第二閘極252、插塞260、第一間隔物290、第二間隔物292與電容介電質層262。

在本實施例中，井230位於深井220上，而深井220位於基板210上；或者，在其他實施例中，井與基板之間可無須深井，改由井直接形成於基板上。

上述之摻雜區231、232、270、281、282、283、234皆位於井230中，其中第二摻雜區232位於第一摻雜區231與第五摻雜區234之間。第三摻雜區270位在第一、第二摻雜區231、232之間，與第一、第二摻雜區231、232相連。第四摻雜區283位於第三摻雜區270上方，而且位於第一、第二摻雜區231、232之間。第一、第二介電層240、242分別位於井230上方，第一、第二閘極250、252分別位於第一、第二介電層240、242的上方。電容介電質層262位於第四摻雜區283上，插塞260貫穿電容介電質層262接觸到第四摻雜區283。第一間隔物290位於第一閘極250與第一介電層240外圍，使插塞260與第一閘極250絕緣；第二間隔物292位於第二閘極252與第二介電層242外圍，使插塞260與第二閘極252絕緣。。

在本實施例中，第六摻雜區281位於第三摻雜區270上方，並連接第一摻雜區231；相似地，第七摻雜區282位於第三摻雜區270上方，並連接第二摻雜區232，第四、第六、第七摻雜區283、281、282。或者，在其他實施例中，可無須第六摻雜區281與第七摻雜區282。

製程上，上述電容介電質層262可為電阻性保護氧化層(resistive protection oxide)或是金屬矽化物阻隔層(self-aligned silicide blocking layer)。

在傳導類型方面，井230、第四摻雜區283、第五摻雜區234、第六摻雜區281與第七摻雜區282均具有第一導電型，然第五摻雜區234所摻雜之離子濃度大於井230所摻雜之離子濃度。第一摻雜區231、第二摻雜區232、第三摻雜區270均具有第二導電型，然第一、第二摻雜區231、232所摻雜之離子濃度大於第三摻雜區270所摻雜之離子濃度。另外，第一、第二摻雜區231、232所摻雜之離子濃度可大於第六、第七、第四摻雜區281、282、283所摻雜之離子濃度。

應用上，第一、第二摻雜區231、232可作為基極區B，其中第一摻雜區231與第二摻雜區232可經由外部線路電性連接，第五摻雜區234可作為集極區C，第四摻雜區283可作為射極區E，而插塞260可作為射極電極。

在製程上，可於第一、第二介電層240、242下方之井230中袋植入(pocket implant)以形成第三摻雜區270，並以輕微摻雜汲極(LDD)作為第六、第七、第四摻雜區281、282、283。接著，形成第一、二摻雜區231、232。然後，形成插塞260接觸至第六摻雜區283。

在半導體製程中，比如形成第一導電型電晶體中使用第二導電型雜質袋植入，加以第一導電型雜質為輕微摻雜汲極(LDD)植入；以此類推形成第二導電型電晶體中使用第一導電型雜質袋植入，加以第二導電型雜質為輕微摻雜汲極(LDD)植入；在本實施例中，若要利用光罩資料上一些邏輯運算處理，遮蔽原本該植入之袋植入(pocket implant)，改以另外一種導電型之袋植入，同樣作法也可應用到輕微摻雜汲極(LDD)製程，可不用多增加光罩及製程步驟。

第3圖是依照本揭示內容又一實施例的一種雙載子電晶體的剖面圖。如圖所示，雙載子電晶體300是一種垂直式雙載子電晶體。雙載子電晶體300包含井330、第一摻雜區331、第二摻雜區332、第三摻雜區370、第四摻雜區380、第五摻雜區334、插塞360與電阻性保護氧化層390(resistive protection oxide)；或者，以金屬矽化物阻隔層(self-aligned silicide blocking layer)取代電阻性保護氧化層390。

在本實施例中，井330位於深井320上，而深井320位於基板310上；或者，在其他實施例中，井與基板之間可無須深井，改由井直接形成於基板上。

上述之摻雜區331、332、370、380、334皆位於井330中，其中第二摻雜區332位於第一摻雜區331與第五摻雜區334之間。第三摻雜區370位於第一摻雜區331與第二摻雜區332之間，且連接第一摻雜區331及第二摻雜區332。第四摻雜區380位於第三摻雜區370上，並位於第一摻雜區331與第二摻雜區332之間，且連接第一摻雜區331及第二摻雜區332。電阻性保護氧化層390位於第四摻雜區380上。另外，第一摻雜區331與第二摻雜區332各有一部份與電阻性保護氧化層390相連，插塞360貫穿電阻性保護氧化層390接觸到第四摻雜區380。

在傳導類型方面，井330、第四摻雜區380與第五摻雜區334均具有第一導電型，然第五摻雜區334所摻雜之離子濃度可大於井330所摻雜之離子濃度。第一摻雜區331、第二摻雜區332與第三摻雜區370均具有第二導電型，然第一、第二摻雜區331、332所摻雜之離子濃度大於第三摻雜區370之離子濃度。另外，第一、第二摻雜區331、332所摻雜之離子濃度可大於第四摻雜區380所摻雜之離子濃度。

應用上，第一、第二摻雜區331、332可作為基極區B，其中第一摻雜區331與第二摻雜區332可經由外部線路電性連接，第五摻雜區334可作為集極區C，第四摻雜區380可作為射極區E，插塞360可作為射極電極。

在製程上，可於井330中袋植入(pocket implant)以形成第三摻雜區370，並以輕微摻雜汲極(LDD)作為第四摻雜區380。接著，形成第一、二摻雜區331、332。然後，形成電阻性保護氧化層390。另外，亦可形成插塞360穿過電阻性保護氧化層390接觸至第四摻雜區380。

因為由袋植入(pocket implant)所製造出來的基極區370寬度(base width)可以製造出比一般靠擴散方式(Diffusion)做製造出來的基極區寬度來的小跟窄，如此一來，針對雙載子電晶體的一些特性如截止頻率(cut off frequency)均來的較佳。

實作上，以0.18微米互補金氧半導體邏輯製程來實現上述各個實施例之雙載子電晶體，其截止頻率可高達18GHz。在相同製程條件下，習知水平式雙載子電晶體的截止頻率卻難以超過4GHz。

第4圖是第2圖之雙載子電晶體的頻率響應圖，其中Ft代表截止頻率，90nm代表90奈米半導體製程技術，0.18um代表0.18微米半導體製程技術，而sim.為利用元件模擬軟體模擬出來電性特性，mea.代表實際元件製造出來利用精密儀器量測出來資料；如圖所示，雙載子電晶體可擴縮性佳(Good Scalability)，即使在不同製程[A]、[C]下，雙載子電晶體都有雜訊低、電流驅動力強、截止頻率高等特性。

綜上所述，本實施方式所提供之技術方案與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，可達到相當的技術進步性及實用性，並具有產業上的廣泛利用價值，其至少具有下列優點：

(1)雙載子電晶體可完全相容於互補金屬氧化物半導體邏輯製程；

(2)利用互補金屬氧化物半導體邏輯製程，以簡化製作流程，並且可擴縮性佳；

(3)由於採用垂直式架構以及較窄之基極寬度，使得雙載子電晶體具有低雜訊、高截止頻率等特性；

(4)雙載子電晶體適用度高、電流驅動力強，可廣泛地運用在現有的或開發中的高速雙極互補金氧半導體(BiCMOS)之應用。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本發明，任何熟習技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．雙載子電晶體

110．．．基板

120．．．深井

130．．．井

132．．．第三摻雜區

134．．．第二摻雜區

136．．．第一摻雜區

140．．．間隔物

145‧‧‧介電層

150‧‧‧閘極

160‧‧‧插塞

200‧‧‧雙載子電晶體

210‧‧‧基板

220‧‧‧深井

230‧‧‧井

231‧‧‧第一摻雜區

232‧‧‧第二摻雜區

234‧‧‧第五摻雜區

240‧‧‧第一介電層

242‧‧‧第二介電層

250‧‧‧第一閘極

252‧‧‧第二閘極

260‧‧‧插塞

262‧‧‧電容介電質層

270‧‧‧第三摻雜區

281‧‧‧第六摻雜區

282‧‧‧第七摻雜區

283‧‧‧第四摻雜區

290‧‧‧第一間隔物

292‧‧‧第二間隔物

300‧‧‧雙載子電晶體

310‧‧‧基板

320‧‧‧深井

330‧‧‧井

331‧‧‧第一摻雜區

332‧‧‧第二摻雜區

334‧‧‧第五摻雜區

360‧‧‧插塞

370‧‧‧第三摻雜區

380‧‧‧第四摻雜區

390‧‧‧電阻性保護氧化層

B‧‧‧基極區

C‧‧‧集極區

E‧‧‧射極區

為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1圖是依照本揭示內容一實施例之一種雙載子電晶體的剖面圖；

第2圖是依照本揭示內容另一實施例之一種雙載子電晶體的剖面圖；以及

第3圖是依照本揭示內容又一實施例之一種雙載子電晶體的剖面圖；以及

第4圖是第3圖之雙載子電晶體的頻率響應圖。

100．．．雙載子電晶體

110．．．基板

120．．．深井

130．．．井

132．．．第三摻雜區

134．．．第二摻雜區

136．．．第一摻雜區

140．．．間隔物

145．．．介電層

150．．．閘極

160．．．插塞

B．．．基極區

C．．．集極區

E．．．射極區

Claims

一種雙載子電晶體，包含：一具有第一導電型的井；一具有第二導電型的第一摻雜區，位於該具有第一導電型的井中；一具有第二導電型的第二摻雜區，位於該具有第一導電型的井中；一具有第二導電型的第三摻雜區，位於該具有第一導電型的井中，並連接該具有第二導電型的第一摻雜區及該具有第二導電型的第二摻雜區；一具有第一導電型的第四摻雜區，位於該具有第一導電型的井中，且位於該具有第二導電型的第三摻雜區上方，並位於該具有第二導電型的第一摻雜區與該具有第二導電型的第二摻雜區之間；一第一介電層，位於該具有第一導電型的井上方；一第二介電層，位於該具有第一導電型的井上方；一第一閘極，位於該第一介電層的上方；一第二閘極，位於該第二介電層的上方；一電容介電質層，位於該第四摻雜區上；一插塞，貫穿該電容介電質層接觸到該具有第一導電型的第四摻雜區；一第一間隔物，位於該第一閘極與該第一介電層外圍，使該插塞與該第一閘極絕緣；一第二間隔物，位於該第二閘極與該第二介電層外圍，使該插塞與該第二閘極絕緣；以及一具有第一導電型的第五摻雜區，位於該具有第一導電型的井中，其中該具有第二導電型的第二摻雜區位於該具有第二導電型的第一摻雜區與該具有第一導電型的第五摻雜區之間。
如請求項1所述之雙載子電晶體，更包含：一具有第一導電型的第六摻雜區，位於該具有第一導電型的井中，且位於該具有第二導電型的第三摻雜區上方，並連接該第一摻雜區；以及一具有第一導電型的第七摻雜區，位於該具有第一導電型的井中，且位於該具有第二導電型的第三摻雜區上方，並連接該第二摻雜區。
如請求項1所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區係為一基極區，該具有第一導電型的第六摻雜區係為一射極區，該具有第一導電型的第七摻雜區係為一集極區。
如請求項1所述之雙載子電晶體，其中該具有第二導電型的第一摻雜區與該具有第二導電型的第二摻雜區電性連接。
如請求項1所述之雙載子電晶體，其中該具有第一導電型的第七摻雜區所摻雜之離子濃度大於該具有第一導電型的井所摻雜之離子濃度。
如請求項1所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區所摻雜之離子濃度大於該具有第二導電型的第三摻雜區所摻雜之離子濃度。
如請求項1所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區所摻雜之離子濃度大於該些具有第一導電型的第四、第五、第六摻雜區所摻雜之離子濃度。
如請求項1所述之雙載子電晶體，更包含：一深井，位於該具有第一導電型的井下方。
如請求項1所述之雙載子電晶體，其中該第一導電型係為N型，且該第二導電型係為P型。
如請求項1所述之雙載子電晶體，其中該第一導電型係為P型，且該第二導電型係為N型。
如請求項1所述之雙載子電晶體，其中該些具有第一導電型的摻雜區係以第二導電型雜質袋植入再加以第一導電型雜質為輕微摻雜汲極植入而成，該些具有第二導電型的摻雜區係以第一導電型雜質袋植入再加以第二導電型雜質為輕微摻雜汲極植入而成。
一種雙載子電晶體，包含：一具有第一導電型的井；一具有第二導電型的第一摻雜區，位於該具有第一導電型的井中；一具有第二導電型的第二摻雜區，位於該具有第一導電型的井中；一具有第二導電型的第三摻雜區，位於該具有第一導電型的井中，並連接該具有第二導電型的第一摻雜區及該具有第二導電型的第二摻雜區，其中該第一導電型與該第二導電型不同；一具有第一導電型的第四摻雜區，位於該具有第一導電型的井中，且位於該具有第二導電型的第三摻雜區上方，並連接該具有第二導電型的第一摻雜區及該具有第二導電型的第二摻雜區；一具有第一導電型的第五摻雜區，位於該具有第一導電型的井中，其中具有第二導電型的第二摻雜區位於該具有第二導電型的第一摻雜區與該具有第一導電型的第五摻雜區之間；一電阻性保護氧化層，位於該具有第一導電型的第四摻雜區上方，其中該具有第二導電型的第一摻雜區與該具有第二導電型的第二摻雜區各有一部份與該電阻性保護氧化層相連；以及一插塞，貫穿該電阻性保護氧化層接觸到該第四摻雜區。
如請求項12所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區係為一基極區，該具有第一導電型的第四摻雜區係為一射極區，該具有第一導電型的第五摻雜區係為一集極區。
如請求項12所述之雙載子電晶體，其中該具有第二導電型的第一摻雜區與該具有第二導電型的第二摻雜區電性連接。
如請求項12所述之雙載子電晶體，其中該具有第一導電型的第五摻雜區所摻雜之離子濃度大於該具有第一導電型的井所摻雜之離子濃度。
如請求項12所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區所摻雜之離子濃度大於該具有第二導電型的第三摻雜區所摻雜之離子濃度。
如請求項12所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區所摻雜之離子濃度大於該具有第一導電型的第四摻雜區所摻雜之離子濃度。
如請求項12所述之雙載子電晶體，更包含：一深井，位於該具有第一導電型的井下方。
如請求項12所述之雙載子電晶體，其中該第一導電型係為N型，且該第二導電型係為P型。
如請求項12所述之雙載子電晶體，其中該第一導電型係為P型，且該第二導電型係為N型。
一種雙載子電晶體，包含：一具有第一導電型的井；一具有第二導電型的第一摻雜區，位於該具有第一導電型的井中；一具有第二導電型的第二摻雜區，位於該具有第一導電型的井中；一具有第二導電型的第三摻雜區，位於該具有第一導電型的井中，並連接該具有第二導電型的第一摻雜區及該具有第二導電型的第二摻雜區，其中該第一導電型與該第二導電型不同；一具有第一導電型的第四摻雜區，位於該具有第一導電型的井中，且位於該具有第二導電型的第三摻雜區上方，並連接該具有第二導電型的第一摻雜區及該具有第二導電型的第二摻雜區；一具有第一導電型的第五摻雜區，位於該具有第一導電型的井中，其中具有第二導電型的第二摻雜區位於該具有第二導電型的第一摻雜區與該具有第一導電型的第五摻雜區之間；一金屬矽化物阻隔層，位於該具有第一導電型的第四摻雜區上方，其中該具有第二導電型的第一摻雜區與該具有第二導電型的第二摻雜區各有一部份與該金屬矽化物阻隔層相連；以及一插塞，貫穿該金屬矽化物阻隔層接觸到該第四摻雜區。
如請求項21所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區係為一基極區，該具有第一導電型的第四摻雜區係為一射極區，該具有第一導電型的第五摻雜區係為一集極區。
如請求項21所述之雙載子電晶體，其中該具有第二導電型的第一摻雜區與該具有第二導電型的第二摻雜區電性連接。
如請求項21所述之雙載子電晶體，其中該具有第一導電型的第五摻雜區所摻雜之離子濃度大於該具有第一導電型的井所摻雜之離子濃度。
如請求項21所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區所摻雜之離子濃度大於該具有第二導電型的第三摻雜區所摻雜之離子濃度。
如請求項21所述之雙載子電晶體，其中該些具有第二導電型的第一、第二摻雜區所摻雜之離子濃度大於該具有第一導電型的第四摻雜區所摻雜之離子濃度。
如請求項21所述之雙載子電晶體，更包含：一深井，位於該具有第一導電型的井下方。
如請求項21所述之雙載子電晶體，其中該第一導電型係為N型，且該第二導電型係為P型。
如請求項21所述之雙載子電晶體，其中該第一導電型係為P型，且該第二導電型係為N型。