CN102956689A - 功率晶体管组件及其制作方法 - Google Patents

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陈面国
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Abstract

本发明公开了一种功率晶体管组件，包括一衬底、一第一外延层、一扩散掺杂区、一第二外延层、一基体掺杂区以及一源极掺杂区。衬底、第一外延层、第二外延层以及源极掺杂区具有一第一导电类型，且扩散掺杂区以及基体掺杂区具有第二导电类型。第一外延层与第二外延层依序设于衬底上，且扩散掺杂区设于第一外延层中。基体掺杂区设于第二外延层中，并与扩散掺杂区相接触，且源极掺杂区设于基体掺杂区中。第二外延层的掺杂浓度小于第一外延层的掺杂浓度。借此，在第二外延层中形成基体掺杂区的步骤中可降低掺杂于第二外延层中的离子浓度，进而可稳定控制功率晶体管组件的沟道区的浓度。

Description

功率晶体管组件及其制作方法
技术领域
本发明涉及一种功率晶体管组件及其制作方法，尤其涉及一种具有超级接口的功率晶体管组件及其制作方法。
背景技术
在功率晶体管组件中，漏极与源极间导通电阻RDS(on)的大小系与组件的功率消耗成正比，因此降低导通电阻RDS(on)的大小可减少晶体管组件所消耗的功率。于导通电阻中，用于耐压的外延层所造成的电阻值所占的比例系为最高。虽然增加外延层中导电物质的掺杂浓度可降低外延层的电阻值，但外延层的作用系为用于承受高电压。若增加掺杂浓度会降低外延层的崩溃电压，因而降低功率晶体管组件的耐压能力。因此发展出一种具有超级接口(super junction)结构的功率晶体管组件，以兼具高耐压能力以及低导通电阻。
请参考图1，图1为公知具有超级接口结构的功率晶体管组件的剖面示意图。如图1所示，功率晶体管组件10包括一N型衬底12、一N型外延层14、多个P型外延层16、多个P型基体掺杂区18、多个N型源极掺杂区20、多个包含一栅极22a、其下方的栅极氧化层22b及其周围的栅极绝缘层22c的栅极结构22、一源极金属层24以及一漏极金属层26。N型外延层14具有多个深沟槽28，且各P型外延层16系分别填入各深沟槽28内，使N型外延层14与各P型外延层16沿一水平方向依序交替设置。并且，各P型基体掺杂区18设于各P型外延层16上，且N型源极掺杂区20设于各P型基体掺杂区18中。各栅极结构22分别设于相邻P型基体掺杂区18间的N型外延层14上。源极金属层24形成于N型外延层14的上表面且连接于N型源极掺杂区20及P型基体掺杂区18，且电性连接于P型外延层16。漏极金属层26形成于N型衬底12的下表面且连接于N型衬底12，并电性连接于N型外延层14。而N型外延层14与P型外延层16形成的接口即为超级接口。
传统未具有超级接口结构的功率晶体管组件的耐压是由P型基体掺杂区与N型外延层所形成的垂直电场决定，而具有超级接口结构的功率晶体管组件的耐压系经由超级接口所形成的额外横向电场来提升。因此，具有超级接口结构的功率晶体管组件不需随着耐压提高而降低N型外延层的掺杂浓度，进而导致导通电阻的上升。所以，具有超级接口结构的功率晶体管组件可以经由提升N型外延层的掺杂浓度来降低导通电阻，且同时维持高崩溃电压。然而，虽然增加N型外延层的掺杂浓度可降低功率晶体管组件的导通电阻，但在N型外延层中形成P型基体掺杂区亦需提高所掺杂P型离子的浓度来改变导电类型。借此，所形成的P型基体掺杂区的浓度不易控制且浓度过高，使功率晶体管组件的沟道区的不稳定，造成功率晶体管组件的临界电压的控制不易。
有鉴于此，在维持高耐压与低导通电阻的情况下稳定控制功率晶体管组件的临界电压实为业界努力的目标。
发明内容
本发明的目的是提供一种功率晶体管组件及其制作方法，以在维持高耐压与低导通电阻的情况下稳定控制且降低功率晶体管组件的临界电压。
为达上述的目的，本发明提供一种功率晶体管组件，其包括一衬底、一第一外延层、一扩散掺杂区、一第二外延层、一基体掺杂区、一源极掺杂区以及一栅极结构。衬底具有一第一导电类型。第一外延层设于衬底上，且具有第一导电类型，其中第一外延层具有一第一掺杂浓度。扩散掺杂区设于第一外延层中，且具有不同于第一导电类型的一第二导电类型。第二外延层设于第一外延层与扩散掺杂区上，且具有第一导电类型，其中第二外延层具有一第二掺杂浓度，且第二掺杂浓度小于第一掺杂浓度。基体掺杂区设于第二外延层中，并与扩散掺杂区相接触，且基体掺杂区具有第二导电类型。源极掺杂区设于基体掺杂区中，且具有第一导电类型。栅极结构设于第二外延层与源极掺杂区之间的基体掺杂区上。
为达上述的目的，本发明另提供一种功率晶体管组件，其包括一衬底、一第一外延层、一扩散掺杂区、一第二外延层、一栅极结构以及一源极掺杂区。衬底具有一第一导电类型。第一外延层设于衬底上，且具有不同于第一导电类型的一第二导电类型，其中第一外延层具有一第一电阻系数。扩散掺杂区设于第一外延层中，且具有第一导电类型。第二外延层设于第一外延层与扩散掺杂区上，并具有第二导电类型，且第二外延层具有至少一穿孔，其中第二外延层具有一第二电阻系数，且第二电阻系数大于第一电阻系数。栅极结构设于穿孔中。源极掺杂区设于穿孔的一侧的第二外延层中，且源极掺杂区具有第一导电类型。
为达上述的目的，本发明又提供一种功率晶体管组件的制作方法。首先，提供一衬底，且衬底具有一第一导电类型。然后，于衬底上形成一第一外延层，且第一外延层具有第一导电类型，其中第一外延层具有一第一掺杂浓度。接着，于第一外延层上形成一第二外延层，且第二外延层具有第一导电类型，其中第二外延层具有一第二掺杂浓度，且第二掺杂浓度小于第一掺杂浓度。随后，于第一外延层中形成一扩散掺杂区，且扩散掺杂区具有不同于第一导电类型的一第二导电类型。其后，于第二外延层上形成一栅极结构。接着，于第二外延层中形成一基体掺杂区，且基体掺杂区与扩散掺杂区相接触，并具有第二导电类型。然后，于基体掺杂区中形成一源极掺杂区，且源极掺杂区具有第一导电类型。
为达上述的目的，本发明再提供一种功率晶体管组件的制作方法。首先，提供一衬底，且衬底具有一第一导电类型。接着，于衬底上形成一第一外延层，且第一外延层具有不同于第一导电类型的一第二导电类型，其中第一外延层具有一第一电阻系数。然后，于第一外延层上形成一第二外延层，第二外延层具有第二导电类型，且第二外延层具有至少一穿孔，其中第二外延层具有一第二电阻系数，且第二电阻系数大于第一电阻系数。随后，于第一外延层中形成一扩散掺杂区，且扩散掺杂区具有第一导电类型。接着，于穿孔中形成一栅极结构。然后，于穿孔的一侧的第二外延层中形成一源极掺杂区，且源极掺杂区具有第一导电类型。
综上所述，本发明调整位于第一外延层上的第二外延层的掺杂浓度至小于第一外延层的掺杂浓度，以于第二外延层中形成P型基体掺杂区的步骤中降低掺杂于第二外延层中的P型离子的浓度，进而可稳定控制功率晶体管组件的沟道区的浓度。借此，功率晶体管组件的临界电压可被降低且有效地控制。并且，在第二外延层作为功率晶体管组件的漏极时，由于第一外延层的厚度大于第二外延层的厚度，因此调整第二掺杂浓度至小于第一掺杂浓度使第一外延层的第一电阻系数小于第二外延层的第二电阻系数，更可降低功率晶体管组件的导通电阻。
附图说明
图1是公知具有超级接口结构的功率晶体管组件的剖面示意图。
图2至图8是本发明一第一优选实施例的功率晶体管组件的制作方法示意图。
图9至图13是本发明一第二优选实施例的功率晶体管组件的制作方法示意图。
图14至图19是本发明一第三优选实施例的功率晶体管组件的制作方法示意图。
图20至图21是本发明一第四优选实施例的功率晶体管组件的制作方法示意图。
其中，附图标记说明如下：
10 功率晶体管组件   12 衬底
14 N型外延层        16 P型外延层
18 基体掺杂区       20 源极掺杂区
22   栅极结构          24   源极金属层
26   漏极金属层        28   深沟槽
100  功率晶体管组件    102  衬底
104  第一外延层        104a 沟槽
106  第二外延层        106a 穿孔
108  垫层              108a 下层垫层
108b 上层垫层          110  硬掩膜层
112  掺质来源层        114  扩散掺杂区
116  绝缘层            118  栅极绝缘层
120  栅极导电层        122  栅极结构
124  基体掺杂区        126  源极掺杂区
128  衬垫层            130  介电层
132  接触洞            134  接触插塞
136  源极金属层        200  功率晶体管组件
202  衬底              204  第一外延层
204a 沟槽              206  第二外延层
206a 穿孔              208  硬掩膜层
210  掺质来源层        212  栅极绝缘层
214  扩散掺杂区        216  栅极导电层
218  栅极结构          220  图案化光阻层
222  源极掺杂区        224  介电层
226  接触洞            228  接触掺杂区
230  源极金属层
具体实施方式
请参考图2至图8，图2至图8为本发明一第一优选实施例的功率晶体管组件的制作方法示意图，其中图8为本发明第一优选实施例的功率晶体管组件的剖面示意图。如图2所示，首先提供一衬底102，其中衬底102具有一第一导电类型。然后，于衬底102上依序形成具有一第一掺杂浓度的一第一外延层104与具有一第二掺杂浓度的一第二外延层106，其中第一外延层104与第二外延层106具有第一导电类型。随后，于第二外延层106上形成一垫层108，此垫层108可分为下层垫层108a与上层垫层108b两部分，上层垫层108b的组成可以为氮化硅(Si3N4)，而下层垫层108a的组成可以为二氧化硅(SiO2)。接着，以沉积工艺于垫层108表面形成一硬掩膜层110，例如，硅氧层。然后，进行光刻工艺，图案化硬掩膜层110与垫层108，以暴露出第二外延层106。随后，于第二外延层106中形成多个穿孔106a，并且持续刻蚀第一外延层104，以于第一外延层104中形成多个沟槽104a，其中各穿孔106a暴露出各沟槽104a。于本实施例中，衬底102可为硅基板或硅芯片，其可作为功率晶体管组件的漏极，且第一导电类型系为N型，但不限于此。并且，N型第一外延层104具有一第一电阻系数，且N型第二外延层106具有一第二电阻系数。值得一提的是，本实施例的N型第二外延层106的第二掺杂浓度小于N型第一外延层104的第一掺杂浓度，使第二电阻系数大于第一电阻系数，且本实施例的第一掺杂浓度优选大于第二掺杂浓度的两倍，但不以此为限。再者，N型第二外延层106的厚度系小于N型第一外延层104的厚度。本实施例的N型第二外延层106的厚度优选大于1微米，使后续形成的基体掺杂区可形成于其中，但不限于此。本实施例的N型第一外延层104的厚度优选大于5微米，以维持功率晶体管组件的耐压。另外，N型第一外延层104与N型第二外延层106可通过进行同一外延工艺并于不同时间通入不同浓度的N型离子所形成，或者通过依序进行两外延工艺所形成，但本发明不限于此。此外，本发明的各沟槽104a不限穿透N型第一外延层104，亦可未穿透N型第一外延层104，或穿透N型第一外延层104且延伸至N型衬底102中，且沟槽104a的数量不限为多个，亦可仅为单一个。
如图3所示，接着移除硬掩膜层110，并于各沟槽104a中填入一掺质来源层112，其中掺质来源层112为具有第二导电类型的掺质。然后，进行一热驱入工艺，将掺质扩散至N型第一外延层104及N型第二外延层106中，以于各沟槽104a两侧的N型第一外延层104中与各穿孔106a两侧的N型第二外延层106中分别形成两扩散掺杂区114，其中扩散掺杂区114具有第二导电类型。于本实施例中，第二导电类型为P型，借此从各沟槽104a与各穿孔106a的侧壁均匀扩散至N型第一外延层104中的P型扩散掺杂区114可与N型第一外延层104形成一PN接面，亦即超级接口，且PN接面系约略垂直N型衬底102。本发明的第一导电类型与第二导电类型不限于上述，亦可互换。并且，形成掺质来源层112的材料包含有硼硅玻璃(boron silicate glass，BSG)，但不限于此。于本发明的其它实施例中，于填入掺质来源层112之前亦可先于各沟槽104a的表面形成一缓冲层，例如硅氧层，然后填入掺质来源层112，并将P型掺质扩散至N型第一外延层104中，以助于P型掺质均匀扩散至N型第一外延层104中，并形成平整的PN接面。
如图4所示，接下来移除掺质来源层112，以暴露出垫层108的上表面与各穿孔106a以及各沟槽104a的侧壁。然后，于垫层108的表面全面性地形成一绝缘层116，并使绝缘层116填入各沟槽104a中。接着，进行化学机械研磨以及回刻蚀工艺，使得绝缘层116的上表面与N型第二外延层106切齐，然后移除垫层108，使得N型第二外延层106的上表面露出。
如图5所示，然后，于N型第二外延层106上形成一栅极绝缘层118，且于栅极绝缘层118上形成一导电层。随后，图案化导电层，以形成多个栅极导电层120。各栅极导电层120与栅极绝缘层118构成一栅极结构122。于本实施例中，栅极导电层120系作为功率晶体管组件的栅极，且可包含掺杂多晶硅，但不限于此。
如图6所示，接着进行一P型离子注入工艺与一热驱入工艺，于各穿孔106a两侧的N型第二外延层106中分别形成两P型基体掺杂区124，作为功率晶体管组件的基极，且位于各穿孔106a同一侧的各P型基体掺杂区124的一部分系形成于各P型掺杂区114中，而彼此相接触。然后，进行一N型离子注入工艺与一热驱入工艺，于各P型基体掺杂区124中形成一N型源极掺杂区126，作为功率晶体管组件的源极。并且，栅极结构122位于N型第二外延层106与N型源极掺杂区126之间的P型基体掺杂区124上，且N型第二外延层106系作为功率晶体管组件的漏极。由此可知，本实施例的功率晶体管组件系为一平面型功率晶体管组件。本发明的P型基体掺杂区124不限仅形成于N型第二外延层106中，亦可延伸至N型第一外延层104中。
值得注意的是，由于当N型第二外延层106的第二掺杂浓度过高时，形成P型基体掺杂区124的步骤中需提高所掺杂P型离子的浓度才可达到具有所欲浓度的P型基体掺杂区124，造成不易控制所形成的P型基体掺杂区124的浓度，因此本实施例通过调整N型第二外延层106的第二掺杂浓度小于N型第一外延层104的第一掺杂浓度来降低掺杂于N型第二外延层106中的P型离子的浓度，进而可有效控制所形成的P型基体掺杂区124的浓度，亦即稳定控制功率晶体管组件的沟道区的浓度，使功率晶体管组件的临界电压可被有效地控制。并且，由于N型第一外延层的厚度大于N型第二外延层的厚度，因此调整第二掺杂浓度至小于第一掺杂浓度使N型第一外延层104的第一电阻系数小于N型第二外延层106的第二电阻系数可降低功率晶体管组件的导通电阻。
如图7所示，接着于栅极导电层120与栅极绝缘层118上依序覆盖一衬垫层128与一介电层130。然后，图案化各沟槽104a上的衬垫层128、介电层130以及栅极绝缘层118，并移除各穿孔106a中的绝缘层116，以于各沟槽104a上形成一接触洞132，且接触洞132暴露出各沟槽104a中的绝缘层116。此外，此接触洞132亦形成于栅极导电层120上以形成栅极接触洞(未示意于图上)。于本发明的其它实施例中，形成接触洞132之后可进行一P型离子注入工艺与一热驱入工艺，以于各P型基体掺杂区124中形成一P型接触掺杂区，但不限于此。
如图8所示，接下来于绝缘层116上的各接触洞132中形成一接触插塞134，其中接触插塞134与N型源极掺杂区126及P型基体掺杂区124相接触。然后，于介电层130与接触插塞134上形成一源极金属层136，且源极金属层136通过接触插塞134电性连接N型源极掺杂区126及P型基极掺质区124，以形成等电位。并且，利用光刻工艺，在N型第二外延层106的上表面形成栅极接线及源极接线。再者，于N型衬底102下形成一漏极金属层，以形成漏极接线。至此已完成本实施例的功率晶体管组件100。形成接触插塞134的材料可包含金属材料，例如钨或铜。形成源极金属层136、栅极接线、源极接线、漏极金属层以及漏极接线的材料可包含金属材料，例如钛或铝等。
由上述可知，本发明的功率晶体管组件100可通过调整N型第二外延层106的第二掺杂浓度小于N型第一外延层104的第一掺杂浓度来稳定控制功率晶体管组件的临界电压，并有效降低功率晶体管组件的临界电压。
本发明的功率晶体管组件的制作方法并不限于先形成N型第一外延层与N型第二外延层，然后形成P型扩散掺杂区，而形成P型扩散掺杂区的步骤亦可进行于形成N型第一外延层的步骤与形成N型第二外延层的步骤之间。请参考图9至图13，且一并参考图7与图8。图9至图13为本发明一第二优选实施例的功率晶体管组件的制作方法示意图。为了方便说明起见，与第一实施例相同的部分组件将使用相同标号标注，且相同的步骤将不重复赘述。如图9所示，相较于第一实施例，本实施例的制作方法系于形成N型第一外延层104之后，于N型第一外延层104上形成垫层108与硬掩膜层110。然后，进行光刻工艺，图案化硬掩膜层110与垫层108，以暴露出N型第一外延层104。接着，于N型第一外延层104中形成沟槽104a。如图10所示，接着移除硬掩膜层110，并于各沟槽104a中填入掺质来源层112。然后，进行一热驱入工艺，将P型掺质扩散至N型第一外延层104中，以于各沟槽104a两侧的N型第一外延层104中形成P型扩散掺杂区114。如图11所示，随后，移除掺质来源层112，以暴露出垫层108的上表面与各沟槽104a的侧壁。然后，于垫层108的表面全面性地形成绝缘层116，并使绝缘层116填入各沟槽104a中。接着，移除垫层108与位于各沟槽104a外的绝缘层116。如图12所示，然后，于N型第一外延层104与绝缘层116上依序形成N型第二外延层106、栅极绝缘层118以及导电层。随后，图案化导电层，以形成栅极导电层120。如图13所示，接着，进行P型离子注入工艺以及热驱入工艺，以于N型第二外延层106中形成与P型扩散掺杂区114相接触的P型基体掺杂区124。然后，进行N型离子注入工艺以及热驱入工艺，以于P型基体掺杂区124中形成N型源极掺杂区126。如图7所示，随后，于栅极导电层120与栅极绝缘层118上依序覆盖衬垫层128与介电层130。然后，图案化各沟槽104a上的衬垫层128、介电层130以及栅极绝缘层118，并于N型第二外延层106中形成穿孔106a，以于各沟槽104a上的衬垫层128、介电层130、栅极绝缘层118与N型第二外延层106中形成接触洞132，且接触洞132暴露出各沟槽104a中的绝缘层116。由于本实施例的制作方法中形成接触插塞134之后的步骤系与第一实施例的制作方法相同，且所完成的功率晶体管组件100的结构亦相同，如图8所示，因此不再在此赘述。
此外，本发明的功率晶体管组件不限于平面型功率晶体管组件的结构，亦可为沟槽型功率晶体管组件。请参考图14至图19，图14至图19为本发明一第三优选实施例的功率晶体管组件的制作方法示意图，其中图19为本发明第三优选实施例的功率晶体管组件的剖面示意图。如图14所示，首先提供N型衬底202。然后，于N型衬底202上依序形成P型第一外延层204与P型第二外延层206，且P型第一外延层204的第一掺杂浓度大于P型第二外延层206的第二掺杂浓度，使P型第一外延层204的第一电阻系数小于P型第二外延层206的第二电阻系数。随后，于P型第二外延层206上形成硬掩膜层208。接着，进行光刻工艺，图案化硬掩膜层208，以暴露出P型第二外延层206。随后，于P型第二外延层206中形成多个穿孔206a，并且持续刻蚀P型第一外延层204，以于P型第一外延层204中形成多个沟槽204a，其中各沟槽204a位于各穿孔206a的正下方，使各穿孔206a暴露出各沟槽204a。于本实施例中，硬掩膜层208可包含有氮化硅或二氧化硅，但不限于此。于本发明的其它实施例中，在形成P型第二外延层206的步骤之后，可选择性进行一P型离子注入工艺，以于P型第二外延层206中形成一P型井以调整临界电压。
如图15所示，接着于沉积掺质来源层210，并填满各穿孔206a与各沟槽204a，且掺质来源层210为多个N型掺质。然后，进行回刻蚀工艺，以移除位于硬掩膜层208上与各穿孔206a中的掺质来源层210。随后，移除硬掩膜层208。于本实施例中，掺质来源层210包括砷硅玻璃(arsenic silicate glass，ASG)或磷硅玻璃(phosphor silicate glass，PSG)，但不限于此。本发明的回刻蚀工艺中所移除的掺质来源层210不限完全移除各穿孔206a中的掺质来源层210，亦即所残留的掺质来源层210的上表面可与P型第一外延层204的上表面位于同一平面或介于P型第二外延层206的下表面与上表面之间。
如图16所示，接着，于各穿孔206a的两侧壁上以及P型第二外延层206上形成栅极绝缘层212，并同时将掺质来源层210中的N型掺质扩散至P型第一外延层204中，以于各沟槽204a两侧的P型第一外延层204中分别形成两N型扩散掺杂区214，作为功率晶体管组件的漏极。然后，于P型第二外延层206上与穿孔206a中形成导电层。其后，移除位于P型第二外延层206上的栅极绝缘层212与导电层，以于穿孔206a中形成栅极导电层216，且栅极绝缘层212位于P型第二外延层206与栅极导电层216之间，其中栅极绝缘层212与栅极导电层216构成栅极结构218，且栅极导电层216系作为本实施例的功率晶体管组件的栅极，而邻近栅极绝缘层212的P型第二外延层206可作为本实施例功率晶体管组件的沟道区。本实施例的栅极导电层216可包括多晶硅，但不限于此。于本发明的其它实施例中，形成栅极绝缘层212的步骤与形成N型扩散掺杂区214的步骤可分开进行。并且，形成N型扩散掺杂区214的步骤与形成栅极导电层216的步骤之间可移除沟槽204a中的掺质来源层210，并于沟槽204a中形成绝缘层。
值得注意的是，由于作为沟道区的P型第二外延层206的第二掺杂浓度小于P型第一外延层204的第一掺杂浓度，因此相较于以P型第一外延层204作为沟道区，本实施例利用掺杂浓度较小的P型第二外延层206作为沟道区可有效降低功率晶体管组件的临界电压。
如图17所示，接下来于P型第二外延层206上形成一图案化光阻层220，以暴露出各穿孔206a两侧的部分P型第二外延层206以及栅极结构218。然后，进行N型离子注入工艺，以于各穿孔206a两侧的P型第二外延层206中分别形成两N型源极掺杂区222，作为本实施例的功率晶体管组件的源极。由此可知，本实施例的功率晶体管组件系为一沟槽型功率晶体管组件。
如图18所示，其后，移除图案化光阻层220，并于P型第二外延层206与栅极结构218上覆盖一介电层224。接着，进行光刻工艺，于介电层224中形成至少一接触洞226，以暴露出P型第二外延层206以及N型源极掺杂区222。然后，进行P型离子注入工艺，于P型第二外延层206中形成至少一P型接触掺杂区228，且P型接触掺杂区228与N型源极掺杂区222相接触。
如图19所示，随后，于介电层224上与接触洞226中形成一源极金属层230。并且，于N型衬底202下形成一漏极金属层。于本实施例中，形成源极金属层230的步骤可包含进行等离子溅镀或电子束沉积等工艺，且源极金属层230可包括钛、氮化钛、铝、钨等金属或金属化合物，但不限于此。至此已完成本实施例的功率晶体管组件200。于本发明的其它实施例中，于形成源极金属层230之前亦可先于接触洞226中形成接触插塞，或先于接触洞226底部的P型第二外延层206上形成一阻障层。
本发明的功率晶体管组件的制作方法并不限于先形成P型第一外延层与P型第二外延层，然后形成N型扩散掺杂区，而形成N型扩散掺杂区的步骤亦可进行于形成P型第一外延层的步骤与形成P型第二外延层的步骤之间。请参考图20至图21，且一并参考图15至图19。图20至图21为本发明一第四优选实施例的功率晶体管组件的制作方法示意图。为了方便说明起见，与第三实施例相同的部分组件将使用相同标号标注，且相同的步骤将不重复赘述。如图20所示，相较于第三实施例，本实施例的制作方法系于形成P型第一外延层204之后，于P型第一外延层204上形成硬掩膜层208。然后，进行光刻工艺，图案化硬掩膜层208，以暴露出P型第一外延层204。接着，于P型第一外延层204中形成至少一沟槽204a。如图21所示，接着移除硬掩膜层208，并于沟槽204a中填入掺质来源层210。然后，进行热驱入工艺，将N型掺质扩散至P型第一外延层204中，以于沟槽204a两侧的P型第一外延层204中分别形成N型扩散掺杂区214。如图15所示，随后，于P型第一外延层204上形成P型第二外延层206。接着，进行光刻工艺，图案化P型第二外延层206，以于P型第二外延层206中形成穿孔206a，并暴露出掺质来源层210。由于本实施例于形成栅极结构218的步骤后的制作方法系与第一实施例的制作方法相同，且所完成的功率晶体管组件200的结构亦相同，如图19所示，因此不再在此赘述。
综上所述，本发明调整位于第一外延层上的第二外延层的掺杂浓度至小于第一外延层的掺杂浓度，以于第二外延层中形成P型基体掺杂区的步骤中降低掺杂于第二外延层中的P型离子的浓度，进而可稳定控制功率晶体管组件的沟道区的浓度。借此，功率晶体管组件的临界电压可被降低且有效地控制。并且，在第一外延层作为功率晶体管组件的漂移层(Drift layer)时，由于第一外延层的厚度大于第二外延层的厚度且具有超级接口，因此整体的耐压及组件导通电阻并不会因多增加的第二外延层而有太大差异。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (25)

1.一种功率晶体管组件，其特征在于，包括：
一衬底，具有一第一导电类型；
一第一外延层，设于该衬底上，且具有该第一导电类型，其中该第一外延层具有一第一掺杂浓度；
一扩散掺杂区，设于该第一外延层中，且具有不同于该第一导电类型的一第二导电类型；
一第二外延层，设于该第一外延层与该扩散掺杂区上，且具有该第一导电类型，其中该第二外延层具有一第二掺杂浓度，且该第二掺杂浓度小于该第一掺杂浓度；
一基体掺杂区，设于该第二外延层中，并与该扩散掺杂区相接触，且该基体掺杂区具有该第二导电类型；
一源极掺杂区，设于该基体掺杂区中，且具有该第一导电类型；以及
一栅极结构，设于该第二外延层与该源极掺杂区之间的该基体掺杂区上。
2.如权利要求1所述的功率晶体管组件，其特征在于，其中该第一外延层具有一第一电阻系数，该第二外延层具有一第二电阻系数，且该第二电阻系数大于该第一电阻系数。
3.如权利要求1所述的功率晶体管组件，其特征在于，其中该第一外延层具有一沟槽，且该扩散掺杂区位于该沟槽的一侧的该第一外延层中。
4.如权利要求3所述的功率晶体管组件，其特征在于，还包括一绝缘层，设于该沟槽。
5.如权利要求4所述的功率晶体管组件，其特征在于，还包括一接触插塞，设于该绝缘层上，且与该源极掺杂区及该基体掺杂区相接触。
6.如权利要求5所述的功率晶体管组件，其特征在于，还包括一源极金属层，设于该接触插塞上，且电性连接该源极掺杂区。
7.如权利要求1所述的功率晶体管组件，其特征在于，其中该栅极结构包括一栅极导电层以及一栅极绝缘层，且该栅极绝缘层设于该栅极导电层与该基体掺杂区之间。
8.一种功率晶体管组件，包括：
一衬底，具有一第一导电类型；
一第一外延层，设于该衬底上，且具有不同于该第一导电类型的一第二导电类型，其中该第一外延层具有一第一掺杂浓度；
一扩散掺杂区，设于该第一外延层中，且具有该第一导电类型；
一第二外延层，设于该第一外延层与该扩散掺杂区上，并具有该第二导电类型，且该第二外延层具有一穿孔，其中该第二外延层具有一第二掺杂浓度，且该第二掺杂浓度小于该第一掺杂浓度；
一栅极结构，设于该穿孔中；以及
一源极掺杂区，设于该穿孔的一侧的该第二外延层中，且该源极掺杂区具有该第一导电类型。
9.如权利要求1所述的功率晶体管组件，其特征在于，其中该第一外延层具有一第一电阻系数，该第二外延层具有一第二电阻系数，且该第二电阻系数大于该第一电阻系数。
10.如权利要求8所述的功率晶体管组件，其特征在于，其中该第一外延层具有一沟槽，位于该穿孔的正下方，且该扩散掺杂区位于该沟槽的一侧的该第一外延层中。
11.如权利要求10所述的功率晶体管组件，其特征在于，还包括一掺质来源层，填满该沟槽。
12.如权利要求8所述的功率晶体管组件，其特征在于，其中该栅极结构包括一栅极导电层以及一栅极绝缘层，且该栅极绝缘层设于该栅极导电层与该第二外延层之间。
13.一种功率晶体管组件的制作方法，包括：
提供一衬底，且该衬底具有一第一导电类型；
于该衬底上形成一第一外延层，且该第一外延层具有该第一导电类型，其中该第一外延层具有一第一掺杂浓度；
于该第一外延层上形成一第二外延层，且该第二外延层具有该第一导电类型，其中该第二外延层具有一第二掺杂浓度，且该第二掺杂浓度小于该第一掺杂浓度；
于该第一外延层中形成一扩散掺杂区，且该扩散掺杂区具有不同于该第一导电类型的一第二导电类型；
于该第二外延层上形成一栅极结构；
于该第二外延层中形成一基体掺杂区，且该基体掺杂区与该扩散掺杂区相接触，并具有该第二导电类型；以及
于该基体掺杂区中形成一源极掺杂区，且该源极掺杂区具有该第一导电类型。
14.如权利要求13所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤系进行于形成该第二外延层的步骤之后。
15.如权利要求14所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤包括：
于该第二外延层中形成一穿孔，并于该第一外延层中形成一沟槽，且该穿孔暴露出该沟槽；
于该沟槽中填入一掺质来源层，该掺质来源层包含有具有该第二导电类型的多个掺质；以及
进行一热驱入工艺，将该多个掺质扩散至该第一外延层中，以形成该扩散掺杂区。
16.如权利要求15所述的功率晶体管组件的制作方法，其特征在于，其中该掺质来源层包含有硼硅玻璃。
17.如权利要求15所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤与形成该栅极结构的步骤之间，该制作方法另包括：
移除该沟槽中的该掺质来源层；以及
于该沟槽中形成一绝缘层。
18.如权利要求13所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤系进行于形成该第二外延层的步骤之前。
19.如权利要求18所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤包括：
于该第一外延层中形成一沟槽；
于该沟槽中填入一掺质来源层，该掺质来源层包含有具有该第二导电类型的多个掺质；以及
进行一热驱入工艺，将该多个掺质扩散至该第一外延层中，以形成该扩散掺杂区。
20.一种功率晶体管组件的制作方法，包括：
提供一衬底，且该衬底具有一第一导电类型；
于该衬底上形成一第一外延层，且该第一外延层具有不同于该第一导电类型的一第二导电类型，其中该第一外延层具有一第一电阻系数；
于该第一外延层上形成一第二外延层，该第二外延层具有该第二导电类型，且该第二外延层具有一穿孔，其中该第二外延层具有一第二电阻系数，且该第二电阻系数大于该第一电阻系数；
于该第一外延层中形成一扩散掺杂区，且该扩散掺杂区具有该第一导电类型；
于该穿孔中形成一栅极结构；以及
于该穿孔的一侧的该第二外延层中形成一源极掺杂区，且该源极掺杂区具有该第一导电类型。
21.如权利要求20所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤系进行于形成该第二外延层的步骤之后。
22.如权利要求21所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤包括：
于该第二外延层中形成该穿孔，并于该第一外延层中形成一沟槽，且该穿孔暴露出该沟槽；
于该沟槽中填入一掺质来源层，该掺质来源层包含有具有该第一导电类型的多个掺质；以及
进行一热驱入工艺，将该多个掺质扩散至该第一外延层中，以形成该扩散掺杂区。
23.如权利要求22所述的功率晶体管组件的制作方法，其特征在于，其中该掺质来源层包含有砷硅玻璃或磷硅玻璃。
24.如权利要求20所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤系进行于形成该第二外延层的步骤之前。
25.如权利要求24所述的功率晶体管组件的制作方法，其特征在于，其中形成该扩散掺杂区的步骤包括：
于该第一外延层中形成一沟槽；
于该沟槽中填入一掺质来源层，该掺质来源层包含有具有该第一导电类型的多个掺质；以及
进行一热驱入工艺，将该多个掺质扩散至该第一外延层中，以形成该扩散掺杂区。
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