JP2004071799A - 静電放電保護素子 - Google Patents
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Abstract
【解決手段】サージ発生時に電流の流れるシリサイドブロック領域14が形成されている半導体基板11を有する静電放電保護素子において、前記シリサイドブロック領域14の少なくとも一部に、SiGeまたはSiCの混晶半導体領域15を設けている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明はサージから内部回路を保護する静電放電保護素子に関する。
【0002】
【従来の技術】
静電放電(electrostatic discharge:以下ESDという)保護素子は、異常な電流や電圧いわゆるサージから内部回路を保護する素子で、LSIチップやLSI回路などの入力部や出力部に接続して使用される。
【0003】
ここで、従来のESD保護素子について、MOSFET型を例にとり図16の概略の構造図を参照して説明する。
【0004】
p型半導体基板1601上に、第1〜第3のn+ 拡散層1602a〜1602cが設けられている。第1拡散層1602aはソース領域を形成し、第2、第3の拡散層1602b、1602cはドレイン領域を形成する。第1〜第3の拡散層1602a〜1602cの表面に、低抵抗化するためのシリサイド層1603a〜1603cが形成されている。第2拡散層1602bおよび第3拡散層1602c間に、シリサイドの形成されないシリサイドブロック領域1604が設けられている。第1拡散層1602aと第2拡散層1602bとの間にゲート電極1605が設けられている。ゲート電極1605の両側方に側壁絶縁膜1606が形成され、ゲート電極1605の下方にゲート絶縁膜1607が形成されている。半導体基板1601の表面近傍たとえばシリサイドブロック領域1604の不純物領域はエクステンション領域1608で、その端部1608a、1608bが、第1拡散層1602aからゲート絶縁膜1607の下方部分まで、また、第2拡散層1602bからゲート絶縁膜1607の下方部分まで伸びている。
【0005】
エクステンション領域1608は、高濃度拡散層と呼ばれる第1〜第3の拡散層1602a〜1602cよりも不純物の接合深さが浅く、また、最大不純物濃度も低くなっている。
【0006】
シリサイド層1603aおよびゲート電極1605は、それぞれソース配線Sおよびゲート配線Gを通して接地され、半導体基板1601も接地されている。シリサイド層1603cはドレイン配線Dに接続され、ドレイン配線Dは、たとえば信号が入力する入力パッド1609と内部回路1610とを結ぶ入力信号線1611に接続されている。
【0007】
上記した構成において、たとえば信号線1611にサージが発生すると、ドレイン拡散層と半導体基板1601との間に生じる衝突イオン化を引き金にして、ESD保護素子内部に形成された寄生バイポーラトランジスタがオン状態になり、ESD保護素子が導通状態となる。このとき、半導体基板1601の表面部分たとえばシリサイドブロック領域1604やゲート電極1605下方のチャネル領域に電流の流れる電流路が形成されて信号線1611が接地し、サージから内部回路1610が保護される。
【0008】
上記のESD保護素子は、信号線1611にサージが発生すると、ドレイン拡散層と半導体基板1601間に生じる高電界によって、半導体基板1601の格子温度が上昇し、熱破壊する場合がある。
【0009】
しかし、従来のESD保護素子は、シリサイドブロック領域1604によって熱破壊が抑制されている。シリサイドブロック領域1604は低抵抗のシリサイドが形成されていないため、シリサイド層の形成されたドレイン拡散層よりも抵抗が高くなり、ドレイン拡散層および半導体基板間に生じる高電界が緩和し、熱破壊が防止される。
【0010】
【発明が解決しようとする課題】
従来のESD保護素子は、たとえばMOSFET型の場合、ドレイン拡散層の一部にシリサイドブロック領域を設け、サージ発生時の温度上昇を抑制し熱破壊を防止している。
【0011】
この方法は、サージが大きくなると熱破壊を十分に防止できない場合がある。そのため、シリサイドブロック領域を長くして電界の集中を緩和し、熱破壊を防止する方法がある。しかし、シリサイドブロック領域が長くなると、ESD保護素子の抵抗が大きくなり、電流による損失が増加し、全体として格子温度を上昇させる場合がある。また、シリサイドブロック領域を長くすると、チップ面積が増大するという問題もある。一方、シリサイドブロック領域の長さが短いと、シリサイドブロック領域に電界が集中し、熱破壊を引き起こしやすくなる。
【0012】
このようなシリサイドブロック領域への電界集中を回避するために、図17に示すように、シリサイドブロック領域1604を抵抗の小さい高濃度拡散層1701に設ける方法がある。この方法は、高濃度拡散層の抵抗値が低いため、電界を十分に緩和するためには、シリサイドブロック領域1604が長くなるという問題がある。なお、図17は、図16に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0013】
本発明は、上記した欠点を解決し、ESD保護素子の熱破壊に対する耐性を改善した静電放電保護素子を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明は、半導体基板と、前記半導体基板表面に形成されたサージ発生時に電流の流れる電流路と、前記電流路あるいは前記電流路下の少なくとも一部に形成され、前記半導体基板厚さ方向の前記表面から離れる方向に向って熱伝導率が低い材質から高い材質へと変化する熱伝導率の遷移領域とを具備することを特徴とする。
【0015】
【発明の実施の形態】
本発明の実施形態について、MOSFET型を例にとり図1を参照して説明する。
【0016】
シリコンなどのp型半導体基板11上に、第1〜第3の高濃度のn+ 拡散層12a〜12cが設けられている。第1拡散層12aはソース領域を形成し、第2、第3の拡散層12b、12cはドレイン領域を形成する。第1〜第3の拡散層12a〜12cの表面に、抵抗を小さくするためのシリサイド層13a〜13cが形成されている。
【0017】
第2拡散層12bおよび第3拡散層12c間に、シリサイド層の形成されてないシリサイドブロック領域14が設けられている。このシリサイドブロック領域14からその図示下方に位置する半導体基板11の深い領域にかけてのその少なくとも一部、たとえばシリサイドブロック領域14に、熱伝導率が低い材質から高い材質へと変化する熱伝導率の遷移領域、たとえばSiGeなどの混晶半導体領域15が形成されている。第1拡散層12aと第2拡散層12bとの間の半導体基板11上にゲート電極16が設けられている。ゲート電極16の両側方に側壁絶縁膜17が形成され、ゲート電極16の下方にゲート絶縁膜18が形成されている。
【0018】
半導体基板11の表面に、第1〜第3の拡散層12a〜12cとこれらに隣接する層との濃度差を緩和するエクステンション領域が設けられ、その端部19a、19bが第1拡散層12aからゲート絶縁膜18の下方領域に、また、第2拡散層12bからゲート絶縁膜18の下方領域に伸びている。
【0019】
エクステンション領域は、高濃度拡散層と呼ばれる第1〜第3の拡散層12a〜12cよりも不純物の接合深さが浅く、また、最大不純物濃度が低くなっている。この場合、シリサイドブロック領域14の不純物領域はたとえばエクステンション領域になっている。
【0020】
シリサイド層13aおよびゲート電極16は、それぞれソース配線Sおよびゲート配線Gを通して接地され、半導体基板11も接地されている。シリサイド層13cはドレイン配線Dに接続され、ドレイン配線Dは、信号の入力端子たとえば入力パッド20とメモリーなどの内部回路21とを結ぶ入力信号線22に接続されている。図1は、ドレイン配線Dが入力信号線22に接続しているが、内部回路21から信号が出力する出力信号線に接続してもよい。また、入力パッド20または内部回路21は半導体基板11上に形成されている。
【0021】
上記した構成において、たとえば入力信号線22にサージが発生すると、ドレイン拡散層と半導体基板11との間に生じる衝突イオン化を引き金にして、ESD保護素子内部に形成された寄生バイポーラトランジスタがオン状態になり、ESD保護素子は導通状態となる。このとき、半導体基板11表面、たとえば第2拡散層12bおよび第3拡散層12c間のシリサイドブロック領域14、および、第1拡散層12aおよび第2拡散層12b間のチャネル領域に電流の流れる電流路が形成されて信号線22が接地し、サージから内部回路21が保護される。
【0022】
ここで、シリサイドブロック領域14に形成されたSiGeの混晶半導体領域15の組成分布などについて図2を参照して説明する。
【0023】
図2の左縦軸は熱伝導率(WK−1cm−1)、右縦軸はGeの組成比(%)、横軸は半導体基板11の表面からの深さ(nm)を示し、符号Lが熱伝導率、符号Rが組成比である。
【0024】
半導体基板表面からの深さが深くなるにつれて、符号Rで示すようにGeの組成比が低下し、また符号Lで示すように熱伝導率が高くなる。逆に、半導体基板表面からの深さが浅くなると、Geの組成比が増大し熱伝導率が低くなる。したがって、混晶半導体領域15は、電流路からその図示下方に位置する半導体基板11領域にかけて、電流で温度が上昇する高温領域から低温領域に向い、熱伝導率が高くなる遷移領域を形成している。
【0025】
この場合、熱は熱伝導率の低い領域から高い領域に移動しやすいという性質があり、電流路に流れる電流により、半導体基板11表面たとえばシリサイドブロック領域の温度が上昇しても、その熱は、熱伝導率の高い半導体基板11の深い方に移動する。たとえば電流路から半導体基板11へと移動し、半導体基板11を経て放熱される。その結果、シリサイドブロック領域14への熱の集中が回避され、熱破壊が防止される。
【0026】
ここで、ドレイン配線Dを通してサージが入力した場合の最大温度の時間変化について図3を参照して説明する。
【0027】
図3の横軸は時間(ns)、縦軸は最大格子温度(K)を示している。最大格子温度はシリサイドブロック領域14の中央部分の表面温度で、符号Pが従来技術の場合、符号Qが発明の場合である。図3から分かるように、本発明(符号Q)の方が、従来のESD保護素子(符号P)よりも格子温度の上昇が抑制されている。
【0028】
次に、上記したESD保護素子の製造方法について図4を参照して説明する。図4は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0029】
まず、p型半導体基板11上にゲート絶縁膜18およびゲート電極16を形成する(図4(a))。次いで、イオン注入によって不純物を導入し、エクステンション領域19を形成する(図4(b))。次いで、絶縁膜41を堆積する(図4(c))。次いで、堆積した絶縁膜41をエッチングによって除去し、ゲート電極16の側壁に側壁絶縁膜17を形成する(図4(d))。次いで、Ge膜42を堆積する(図4(e))。次いで、異方性エッチングによって、固相拡散用のGe領域421を形成する(図4(f))。次いで、イオン注入によって、ソース領域およびドレイン領域となる高濃度拡散層用の不純物を導入し、第1〜第3のn+ 拡散層12a〜12cを形成する(図4(g))。次いで、Co膜43を堆積する(図4(h))。次いで、アニール工程によって、エクステンション領域19および第1〜第3のn+ 拡散層12a〜12cを活性化する。このとき、第1〜第3のn+ 拡散層12a〜12cにCoSi2のシリサイド層13a〜13cが形成され、また、第2、第3のn+ 拡散層12b、12c上のシリサイド層13b、13c間に位置するシリサイドブロック領域14に、その深さがたとえばシリサイドブロック領域14とほぼ重なるようにしてSiGeの混晶半導体領域15が形成される。そして、未反応のCo膜43をエッチングで除去し、また固相拡散用Ge領域421を除去する(図4(i))。
【0030】
上記した実施形態の場合、シリサイドブロック領域14がエクステンション領域19に設けられ、抵抗が高くなっている。したがって、シリサイドブロック領域14を長くしなくとも、ドレイン拡散層と半導体基板11との間に生じる高電界が緩和し、熱破壊が防止される。
【0031】
次に、本発明の他の実施形態について図5を参照して説明する。図5は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0032】
この実施形態は、SiGeの混晶半導体領域15が、ドレイン領域となる高濃度のn+ 拡散層51のシリサイドブロック領域14に形成されている。この場合、シリサイドブロック領域14の抵抗が小さいため、ESD保護素子全体の抵抗の上昇が抑えられる。したがって、シリサイドブロック領域14を流れる電流による発熱が少なくなり、格子温度の上昇が抑制される。
【0033】
次に、本発明の他の実施形態について図6を参照して説明する。図6は、図1および図5に対応する部分には同じ符号を付し重複する説明を一部省略する。
【0034】
この実施形態の場合、高濃度拡散層51上のほぼ全体にシリサイド層61が形成されている。そして、ゲート絶縁膜18直下の電流路たとえばチャネル領域にSiGeの混晶半導体領域15が形成されている。この場合、チャネル領域に流れる電流で発生した熱が、チャネル領域から半導体基板11の深い側に効率よく散逸され、熱破壊が防止される。
【0035】
なお、図6の構成において、高濃度拡散層51の一部にシリサイドブロック領域を設ければ、シリサイドブロック領域の作用で、サージに対するより高い耐性が実現する。また、シリサイドブロック領域に、図2で説明したように、SiGeの混晶半導体領域を設ければ、シリサイドブロック領域における格子温度の上昇を小さくできる。
【0036】
次に、本発明の他の実施形態について図7を参照して説明する。図7は、図1に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【0037】
この実施形態は、チャネル領域およびシリサイドブロック領域14の両方にSiGeの混晶半導体領域15を設けている。この場合、シリサイドブロック領域14は、エクステンション領域でも、あるいは高濃度拡散層でもよく、これらはサージの大きさやチップ面積の制約などに応じて決定される。
【0038】
次に、本発明の他の実施形態について図8を参照して説明する。図8は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0039】
この実施形態は、たとえば半導体基板11の表面に近い一部領域を除いて、まず、SiCの混晶半導体からなる下地層81を形成し、その後、エクステンション領域のシリサイドブロック領域14に熱伝導率の遷移領域たとえば混晶半導体領域82を形成している。この場合、混晶半導体領域82はSiCで形成され、たとえば半導体基板11の表面に向けてSiCのCの組成比が徐々に減少する構成になっている。この場合、混晶半導体領域82には、半導体基板11表面から深さ方向に向けて、図3と同様の熱伝導率の分布、すなわち半導体基板11の表面から深い方向に向って熱伝導率が高くなる分布が形成され、SiGeの場合と同様の効果が得られる。
【0040】
次に、本発明の他の実施形態について図9を参照して説明する。図9は、図1および図6、図8に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【0041】
この実施形態は、SiCの混晶半導体領域82を高濃度拡散層51のシリサイドブロック領域14に形成している。この場合、シリサイドブロック領域14が低抵抗となるため、ESD保護素子全体の抵抗が上昇せず、抵抗損失による格子温度の上昇を抑制できる。
【0042】
次に、本発明の他の実施形態について図10を参照して説明する。図10は、図1および図6に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0043】
この実施形態は、SiCの混晶半導体領域82をゲート絶縁膜18直下のチャネル領域に形成している。この場合、チャネル領域に発生した熱を半導体基板11側に効率よく散逸でき、熱破壊が防止される。
【0044】
なお、図10において、高濃度拡散層51の一部にシリサイドブロック領域を設ければサージに対するより高い耐性が実現する。また、シリサイドブロック領域に、図8で説明したように、SiCの混晶半導体領域を設ければ、シリサイドブロック領域の格子温度の上昇を抑制できる。
【0045】
次に、本発明の他の実施形態について図11を参照して説明する。図11は図1および図8に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0046】
この実施形態の場合、SiCの混晶半導体領域82がチャネル領域およびシリサイドブロック領域14の両方に形成されている。この場合、シリサイドブロック領域14は、エクステンション領域であっても、あるいは高濃度拡散層であってもよく、これらはサージの量やチップ面積の制約などに応じて決定される。
【0047】
上記の各実施形態はいずれも、ゲートとソース拡散層の電位をクランプする所謂GGMOSFET(Gate−Grounded Metal−Oxide−Semiconductor Field−Effect−Transistor)型のESD保護素子に適用している。しかし、この発明は、GGMOSFET型以外の抵抗型やダイオード型、バイポーラトランジスタ型、サイリスタ型などのESD保護素子にも適用できる。
【0048】
次に、本発明の他の実施形態について、抵抗型を例にとり図12を参照して説明する。図12は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0049】
この実施形態の場合、半導体基板11の上層領域に、高抵抗領域となるドナー不純物によるnウエル1201が形成され、また、半導体基板11表面に近いnウエル1201に、高濃度拡散層たとえばドナー不純物による2つのn+ 拡散層1202、1203が所定間隔に形成されている。2つのn+ 拡散層1202、1203間のnウエル1201に、半導体基板11表面から深さ方向に向って熱伝導率が高くなるSiGeなどの混晶半導体領域15が形成されている。拡散層1202は入力パッド20に接続され、拡散層1203は内部回路21に接続されている。この場合、サージ発生時に2つのn+ 拡散層1202、1203間の電流路に発生する熱が半導体基板11の深い方向に散逸される。
【0050】
なお、図12の場合、半導体基板11やウエル1201、拡散層1202、1203は別の導電型で構成しても、同様の効果が得られる。
【0051】
次に、本発明の他の実施形態について、ダイオード型を例にとり図13を参照して説明する。図13は、図12に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0052】
この実施形態は、半導体基板11上のnウエル1201に、2つの高濃度拡散層領域すなわちp+ 拡散層1301およびn+ 拡散層1302が所定間隔に形成され、素子内部にダイオード構造が構成されている。そして、2つの拡散層1301、1302間いわゆるpn接合間の高抵抗のnウエル1201に、半導体基板11表面から深さ方向に向って熱伝導率が高くなるSiGeなどの混晶半導体領域15が形成されている。この場合も、サージ発生時に2つの拡散層1301、1302間の電流路に発生する熱が半導体基板11の深い方向に散逸される。なお、拡散層1301、1302などは別の導電型で構成することもできる。
【0053】
次に、本発明の他の実施形態について、バイポーラトランジスタ型を例にとり図14を参照して説明する。図14は、図1に対応する部分に同じ符号を付し重複する説明を一部省略する。
【0054】
この実施形態の場合、p型半導体基板11上に、2つのn+ 拡散層1401、1402を所定間隔に形成し、素子内部にバイポーラトランジスタ構造が構成されている。そして、半導体基板11表面の2つの拡散層1401、1402間に、その深さ方向に向かって熱伝導率が高くなるSiGeなどの混晶半導体領域15が形成されている。この場合も、サージ発生時に2つの拡散層1401、1402間の電流路に発生する熱が半導体基板11の深い方向に散逸される。
【0055】
なお、半導体基板11や拡散層1401、1402などは別の導電型で構成することもできる。
【0056】
次に、本発明の他の実施形態について、サイリスタ型を例にとり図15を参照して説明する。図15は、図1に対応する部分には同じ符号を付し重複する説明を一部省略する。
【0057】
この実施形態の場合、p型半導体基板11上にp型エピタキシャル成長層1501が形成され、このエピタキシャル成長層1501の一部領域にnウエル1502が形成されている。エピタキシャル成長層1501とnウエル1502の両方にわたり高濃度のn+ 拡散層1503が設けられている。また、エピタキシャル成長層1501上に高濃度のp+ 拡散層1504およびn+ 拡散層1505が所定間隔に形成され、nウエル1502上に、高濃度のp+ 拡散層1506およびn+ 拡散層1507が所定間隔に形成されている。拡散層1503と拡散層1505間の半導体基板11上にゲート電極1508が設けられ、ゲート電極1508の下方にゲート絶縁膜1509が形成されている。ゲート電極16および拡散層1504、1505、半導体基板11は接地され、拡散層1506、1507は信号線22に接続され、素子内部にサイリスタ構造が構成されている。そして、エピタキシャル成長層1501とnウエル1502の境界を含む領域、たとえば半導体基板11上の拡散層1505および拡散層1506間に、SiGeの混晶半導体領域15が形成されている。
【0058】
この場合も、サージ発生時に2つの拡散層1505、1506間の電流路に電流が流れて熱が発生しても、これらの熱は半導体基板11の深い方に向って散逸される。
【0059】
なお、半導体基板11やウエル1502、エピタキシャル成長層1501、拡散層1503〜1507などは別の導電型で構成することもできる。
【0060】
上記の各実施形態では、半導体基板の表面から深さ方向に向かって熱伝導率が高くなる混晶半導体領域を、たとえば高濃度の拡散層間に形成される電流路の全体またはその一部に設けている。しかし、プロセスの簡便化などによってコストの軽減が期待できる場合は、半導体基板表面の全体に混晶半導体領域を形成することもできる。
【0061】
また、混晶半導体領域におけるGeやCの濃度は電流路の深さ方向で連続的に変化させても、あるいは、階段状に変化させてもよい。また、電流路の熱伝導率が半導体基板の熱伝導率よりも小さい場合、電流路からその下方の半導体基板側に向って熱が散逸する効果がある。そのため、電流路の熱伝導率が電流路の下方に隣接する半導体基板の熱伝導率よりも小さくなる範囲で、電流路における混晶半導体のGeやCの濃度を一定にしてもよい。しかし、混晶半導体の濃度を連続的に変化させ、熱伝導率を徐々に変化させた方が、電流路内および電流路からその下方の半導体基板側への熱移動効果が大きくなる。
【0062】
【発明の効果】
本発明によれば、ESD保護素子の熱破壊に対する耐性を改善した静電放電保護素子を実現できる。
【図面の簡単な説明】
【図1】本発明の実施形態を説明するための概略の断面図である。
【図2】本発明を構成する混晶半導体領域の特性を説明する特性図である。
【図3】本発明による熱散逸効果を説明する特性図である。
【図4】本発明のESD保護素子の製造方法を説明するための工程図である。
【図5】本発明の他の実施形態を説明するための概略の断面図である。
【図6】本発明の他の実施形態を説明するための概略の断面図である。
【図7】本発明の他の実施形態を説明するための概略の断面図である。
【図8】本発明の他の実施形態を説明するための概略の断面図である。
【図9】本発明の他の実施形態を説明するための概略の断面図である。
【図10】本発明の他の実施形態を説明するための概略の断面図である。
【図11】本発明の他の実施形態を説明するための概略の断面図である。
【図12】本発明の他の実施形態を説明するための概略の断面図である。
【図13】本発明の他の実施形態を説明するための概略の断面図である。
【図14】本発明の他の実施形態を説明するための概略の断面図である。
【図15】本発明の他の実施形態を説明するための概略の断面図である。
【図16】従来例を説明するための概略の断面図である。
【図17】従来例を説明するための概略の断面図である。
【符号の説明】
11…半導体基板
12a〜12c…拡散層
13a〜13c…シリサイド
14…シリサイドブロック領域
15…混晶半導体領域
16…ゲート電極
17…側壁絶縁膜
18…ゲート絶縁膜
19a、19b…エクステンション領域
20…入力パッド
21…内部回路
22…信号線
Claims (10)
- 半導体基板と、前記半導体基板表面に形成されたサージ発生時に電流の流れる電流路と、前記電流路あるいは前記電流路下の少なくとも一部に形成され、前記半導体基板厚さ方向の前記表面から離れる方向に向って熱伝導率が低い材質から高い材質へと変化する熱伝導率の遷移領域とを具備することを特徴とする静電放電保護素子。
- 熱伝導率の遷移領域にSiGeまたはSiCの混晶半導体領域が形成されている請求項1記載の静電放電保護素子。
- 半導体基板と、前記半導体基板表面に離間して形成された第1シリサイド層および第2シリサイド層が形成されているドレイン拡散層と、第3シリサイド層が形成されているソース拡散層と、前記ドレイン拡散層および前記ソース拡散層間の前記半導体基板上に位置するゲート電極と、前記第1シリサイド層および第2シリサイド層間の少なくとも一部に形成されたSiGeまたはSiCの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
- 半導体基板と、前記半導体基板表面に形成されたシリサイド層が形成されているドレイン拡散層と、シリサイド層が形成されているソース拡散層と、前記ソース拡散層およびドレイン拡散層間の前記半導体基板上に位置するゲート電極と、このゲート電極の下方に位置するチャネル領域の少なくとも一部に形成されたSiGeまたはSiCの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
- 半導体基板と、前記半導体基板表面部に形成された第1導電型ウエルと、この第1導電型ウエルに所定間隔で形成された前記第1導電型と同じ導電型をもつ第1および第2の拡散層と、前記第1および第2の拡散層で挟まれた前記第1導電型ウエルの少なくとも一部に形成されたSiGeまたはSiCの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
- 半導体基板と、前記半導体基板表面部に形成された第1導電型ウエルと、前記第1導電型ウエルに所定間隔で形成された前記第1導電型と同じ導電型の第1拡散層および前記第1導電型と相違する第2導電型の第2拡散層と、前記第1および第2の拡散層で挟まれた前記ウエルの少なくとも一部に形成されたSiGeまたはSiCの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
- 第1導電型の半導体基板と、前記半導体基板上に所定間隔に形成された前記第1導電型と相違する第2導電型の第1および第2の拡散層と、前記第1拡散層および前記第2拡散層間の前記半導体基板の少なくとも一部に形成されたSiGeまたはSiCの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
- 第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型のエピタキシャル成長層と、このエピタキシャル成長層の一部領域に形成された前記第1導電型と相違する第2導電型のウエルと、前記エピタキシャル成長層と前記ウエルの両方にわたって設けられた第2導電型の第1拡散層と、前記エピタキシャル成長層に所定間隔に設けられた第1導電型の第2拡散層および第2導電型の第3拡散層と、前記第2導電型ウエルに所定間隔に設けられた第1導電型の第4拡散層および第2導電型の第5拡散層と、前記エピタキシャル成長層と前記ウエルとの境界を含む領域に形成されたSiGeまたはSiCの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
- SiGeのGeの濃度またはSiCのCの濃度が半導体基板の深さ方向で変化する請求項2ないし請求項8のいずれか1つに記載の静電放電保護素子。
- 拡散層の少なくとも1つが、保護対象の内部回路に向って信号が伝送する入力信号線または前記内部回路から出力する信号が伝送する出力信号線に接続されている請求項3ないし請求項9のいずれか1つに記載の静電放電保護素子。
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