JP2018160522A - 半導体装置およびその製造方法 - Google Patents

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Abstract


【課題】パッケージのクラック、半導体チップの割れ、外観不良を抑制することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、配線基板と、第１半導体チップと、第２半導体チップと、樹脂とを備える。第１半導体チップは、第１面と、該第１面の反対側にある第２面と、第１面の外縁と第２面の外縁との間にある第１側面とを有し、配線基板上方に設けられている。第１側面は劈開面となっている。第２半導体チップは、第３面と、該第３面の反対側にある第４面と、第３面の外縁と第４面の外縁との間にある第２側面と、第３面と第４面との間の少なくとも半導体基板を貫通する貫通電極とを有する。第２側面は、劈開面および改質面となっている。第２半導体チップは、配線基板と第１半導体チップとの間に設けられている。樹脂は、第１および第２半導体チップの周囲に設けられている。
【選択図】図２

Description

本発明による実施形態は、半導体装置およびその製造方法に関する。
半導体メモリ等の半導体装置は、薄膜化された複数の半導体チップを積層し、積層された半導体チップを樹脂でパッケージングして製造される場合がある。半導体チップを個片化するために半導体ウェハをブレードダイシングした場合、半導体チップの側面には凹凸が多く発生し、破砕層になる。このような破砕層を側面に有する半導体チップは、バンプ等を接続するための熱処理（リフロー）やパッケージを実装するための熱処理（リフロー）行うと、パッケージや半導体チップが反り、パッケージの端部において、破砕層を起点としたクラックの原因となる。
また、貫通電極（ＴＳＶ（Through Silicon Via））を有する半導体チップは、薄膜化されていると、ブレードダイシングによって割れたり、チッピングを生じたり、あるいは、シリコン等の屑により外観不良を生じたりする。
特開２０１０−２４５３８４号公報
パッケージのクラック、半導体チップの割れ、外観不良を抑制することができる半導体装置を提供する。
本実施形態による半導体装置は、配線基板と、第１半導体チップと、第２半導体チップと、樹脂とを備える。第１半導体チップは、第１面と、該第１面の反対側にある第２面と、第１面の外縁と第２面の外縁との間にある第１側面とを有し、配線基板上方に設けられている。第１側面は劈開面となっている。第２半導体チップは、第３面と、該第３面の反対側にある第４面と、第３面の外縁と第４面の外縁との間にある第２側面と、第３面と第４面との間の少なくとも半導体基板を貫通する貫通電極とを有する。第２側面は、劈開面および改質面となっている。第２半導体チップは、配線基板と第１半導体チップとの間に設けられている。樹脂は、第１および第２半導体チップの周囲に設けられている。
第１実施形態による半導体装置の構成例を示す断面図。 第１半導体チップおよび第２半導体チップの概略側面図。 第１半導体チップの製造方法の一例を示す斜視図。 図３（Ｃ）のダイシングラインに沿った部分の断面図。 図３に続く、製造方法の一例を示す斜視図および断面図。 図５に続く、製造方法の一例を示す斜視図。 第２半導体チップの製造方法の一例を示す断面図。 図７に続く、製造方法の一例を示す斜視図。 図８に続く、製造方法の一例を示す斜視図。 図９に続く、製造方法の一例を示す断面図。 図１０に続く、製造方法の一例を示す斜視図。 第１および第２半導体チップの積層方法の一例を示す断面図。 図１２に続く、積層方法の一例を示す断面図。 第２実施形態による半導体装置の構成例を示す断面図。 第３半導体チップの製造方法の一例を示す斜視図。 図１５に続く、製造方法の一例を示す斜視図。 図１６に続く、製造方法の一例を示す斜視図。 図１７に続く、製造方法の一例を示す断面図。 図１８に続く、製造方法の一例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第１または第２実施形態の変形例による半導体装置の構成例を示す断面図。 第３実施形態による半導体装置の構成の一例を示す断面図。 第３実施形態による第２半導体チップ２０ａ〜２０ｃの構成の一例を示す平面図。 チップ積層工程を示す図。 第２半導体チップ２０ａ〜２０ｃの構成の他の例を示す平面図。 第３実施形態の変形例を示す平面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板や配線基板の上下方向は、半導体素子が設けられる面を上とする場合、あるいは、ダイシングを行う面を上とする場合があり、重力加速度に従った上下方向と異なる場合がある。
（第１実施形態）
図１は、第１実施形態による半導体装置の構成例を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory） 等の半導体メモリである。この場合、第１半導体チップ１０、第２半導体チップ２０ａ〜２０ｃは、例えば、メモリセルアレイを有する半導体メモリチップである。
半導体装置１は、第１半導体チップ１０と、第２半導体チップ２０ａ、２０ｂ、２０ｃと、配線基板４０と、樹脂５０と、金属バンプ６０と、金属ボール７０とを備えている。
第１半導体チップ１０は、第１面Ｆ１と、第２面Ｆ２と、第１側面ＦＳ１とを有する。第１半導体チップ１０には、例えば、約５０μｍ以下に薄膜化されたシリコン基板を用いている。第１半導体チップ１０の第１面Ｆ１には、半導体素子（図示せず）が形成されている。半導体素子は、例えば、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子等のシリコン基板上に形成可能な素子である。第１半導体チップ１０の第１面Ｆ１の反対側には、第２面Ｆ２が設けられている。第１側面ＦＳ１は、第１面Ｆ１の外縁と第２面Ｆ２の外縁との間を繋ぐ側面である。
ここで、第１側面ＦＳ１は、シリコン基板の劈開面となっており、シリコン単結晶の結晶面となっている。従って、第１側面ＦＳ１は、凹凸のほとんど無い鏡面状態の面となっている。即ち、第１側面ＦＳ１は、ブレードダイシングによる破砕面やレーザダイシングによる改質面のほとんど無い滑らかな面となっている。
例えば、ブレードダイシングでは、ブレードが半導体ウェハを機械的に切断する。従って、ブレードダイシングで個片化された半導体チップの側面は、多くの凹凸を有する破砕面を有する。また、例えば、レーザダイシングでは、レーザが半導体ウェハを改質させながら切断する。従って、レーザダイシングで個片化された半導体チップの側面は、改質面を有する。改質面は、例えば、アモルファスシリコンまたはポリシリコン等のシリコン単結晶を改質させた材料からなる面である。
本実施形態による第１半導体チップ１０は、後述するように、レーザダイシングで半導体ウェハに改質層を形成した後、この改質層よりも深い位置まで半導体ウェハを研磨して個片化する。これにより、第１半導体チップ１０の第１側面ＦＳ１は、上述のような破砕面および改質面のほとんど無い劈開面となる。尚、第１側面ＦＳ１には、自然酸化膜としてシリコン酸化膜が形成されている場合もある。
第１半導体チップ１０は、積層された複数の第２半導体チップ２０ａ〜２０ｃの上に積層されている。また、第１半導体チップ１０は、金属バンプ８０を介して第２半導体チップ２０ａの半導体素子等に電気的に接続される。金属バンプ８０は、第２半導体チップ２０ａの第４面Ｆ４または第１半導体チップ１０の第１面Ｆ１上に設けられている。本実施形態では、金属バンプ８０は、第２半導体チップ２０ａの第４面Ｆ４上に設けられている。金属バンプ８０には、例えばＳｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｎｉ、Ｇｅ等の金属、これらのうち２種類以上の複合膜または合金等の材料を用いている。
第２半導体チップ２０ａ、２０ｂ、２０ｃは、第３面Ｆ３と、第４面Ｆ４と、第２側面ＦＳ２とを有する。第２半導体チップ２０ａ、２０ｂ、２０ｃにも、例えば、約５０μｍ以下に薄膜化されたシリコン基板を用いている。第２半導体チップ２０ａ、２０ｂ、２０ｃは、それぞれ同じ構造でよい。尚、図示しないが、第２半導体チップ２０ｃの第３面Ｆ３には、再配線層（ＲＤＬ（Redistribution Layer））が設けられていてもよい。再配線はＡｌ、Ｃｕ、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ等の金属、これらのうちの２種類以上の複合膜または合金等の材料を用いている。第２半導体チップ２０ａ、２０ｂ、２０ｃのそれぞれの第３面Ｆ３には、第１半導体チップ１０の第１面Ｆ１と同様に、半導体素子（図示せず）が形成されている。第２半導体チップ２０ａ、２０ｂ、２０ｃの第３面Ｆ３の反対側には、第４面Ｆ４が設けられている。第２側面ＦＳ２は、第３面Ｆ３の外縁と第４面Ｆ４の外縁との間を繋ぐ側面である。
ここで、第２半導体チップ２０ａ、２０ｂ、２０ｃのそれぞれの第２側面ＦＳ２は、シリコン基板の劈開面および改質面の両方を含む面となっている。即ち、第２側面ＦＳ２は、劈開面の層と改質面の層とを有する。従って、第２側面ＦＳ２には、レーザダイシングによる改質面が残っている。
本実施形態による第２半導体チップ２０ａ、２０ｂ、２０ｃは、後述するように、半導体ウェハを研磨した後、レーザダイシングで半導体ウェハに改質層を形成し、劈開することによって個片化される。これにより、第２半導体チップ２０ａ、２０ｂ、２０ｃの第２側面ＦＳ２は、上述のような劈開面および改質面を両方有する面となる。尚、第２側面ＦＳ２には、自然酸化膜としてシリコン酸化膜が形成されている場合もある。改質面については、図２（Ａ）および図２（Ｂ）を参照してより詳細に説明する。
第２半導体チップ２０ａ、２０ｂ、２０ｃは、それぞれ第４面Ｆ４上に金属バンプ８０を有する。金属バンプ８０には、例えばＳｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｎｉ、Ｇｅ等の金属、これらのうち２種類以上の複合膜または合金等の材料を用いている。第２半導体チップ２０ａは、第２半導体チップ２０ａの第４面Ｆ４上の金属バンプ８０を介して第１半導体チップ１０の第１面Ｆ１上にある半導体素子等に電気的に接続される。第２半導体チップ２０ｂは、第２半導体チップ２０ｂの第４面Ｆ４上の金属バンプ８０を介して第２半導体チップ２０ａの半導体素子等に電気的に接続される。第２半導体チップ２０ｃは、第２半導体チップ２０ｃの第４面Ｆ４上の金属バンプ８０を介して第２半導体チップ２０ｂの半導体素子等に電気的に接続される。
また、第１半導体チップ１０は、ＴＳＶを有さないが、第２半導体チップ２０ａ〜２０ｃは、貫通電極としてのＴＳＶ９０を有する。ＴＳＶ９０は、第２半導体チップ２０ａ〜２０ｃの第３面Ｆ３と第４面Ｆ４との間を貫通しており、第３面Ｆ３の半導体素子等を第４面Ｆ４側にある金属バンプ８０に電気的に接続する。なお詳しくは後述するが、ＴＳＶ９０は、少なくとも半導体ウェハのシリコン基板を貫通する貫通電極でもよい。ＴＳＶ９０を有することによって、ワイヤボンディングが不要となり、半導体装置の小型化に繋がる。貫通電極としてのＴＳＶ９０の一例としてはＡｌ、Ｃｕ、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ等の金属、これらのうちの２種類以上の複合膜または合金等の材料を用いている。
配線基板４０は、表面Ｆ４１、裏面Ｆ４２、および、配線基板４０の内部に設けられた金属配線４３を有する。第２半導体チップ２０ｃは、金属バンプ６０を介して配線基板４０の金属配線４３のいずれかに電気的に接続される。配線基板４０は、有機樹脂系、セラミック系、ガラス、シリコンなどを用いる。さらに、配線４３を介して金属ボール７０に電気的に接続される。金属ボール７０によって外部装置と第１および第２半導体チップ１０、２０ａ〜２０ｃとが電気的に接続される。樹脂５０は、積層された第１および第２半導体チップ１０、２０ａ〜２０ｃを封止している。樹脂５０により、第１および第２半導体チップ１０、２０ａ〜２０ｃは、配線基板４０上においてパッケージングされている。
尚、本実施形態では、第２半導体チップは３つ積層されているが、第２半導体チップの数はこれに限定されず、２つ以下あるいは４つ以上積層してもよい。
図２（Ａ）および図２（Ｂ）は、第１半導体チップ１０および第２半導体チップ２０ａ〜２０ｃの概略側面図である。尚、図２（Ａ）および図２（Ｂ）において、半導体素子、層間絶縁膜、配線層および金属バンプの図示は省略している。
第１半導体チップ１０の第１側面ＦＳ１は、劈開面となっている。第２半導体チップ２０ａ〜２０ｃのそれぞれの第２側面ＦＳ２は、劈開面の途中に改質面２１を有する。改質面２１は、第２半導体チップ２０ａ〜２０ｃのそれぞれの４辺の第２側面ＦＳ２に亘って設けられている。即ち、改質面２１は、第２半導体チップ２０ａ〜２０ｃのそれぞれの周囲を取り囲むように設けられている。
図２（Ｂ）は、改質面２１の拡大図である。第２側面ＦＳ２の中間部分に層状に改質面２１が設けられている。改質面２１は、上述のようにアモルファスシリコンまたはポリシリコン、あるいは、それらの酸化膜の面であり、シリコン結晶の劈開面よりも凹凸した粗い面となっている。一方、改質面２１の凹凸は、ブレードダイシングによる破砕層の凹凸と比べると小さい。
ここで、ＴＳＶ９０を有する半導体チップは、例えば、５０μｍ以下に薄膜化される。従って、半導体チップ１０、２０ａ〜２０ｃは積層されているものの、反り易くなる。上述のように、積層された半導体チップが反ると、凹凸の多い破砕層を起点として、半導体チップ１０、２０ａ〜２０ｃおよびパッケージにクラックが生じやすくなる。また組み立て途中で、リフロー等の熱が加わったときにも、積層体が反って半導体チップ１０，２０ａ〜２０ｃにクラックが発生する場合もある。このようなチップの反りによるクラックは特に貫通電極を持った半導体チップを垂直に積層する場合に顕著となる。
本実施形態による第１半導体チップ１０は、積層された第２半導体チップ２０ａ、２０ｂ、２０ｃの上に積層されており、配線基板４０から最も離れた最上層に位置する。従って、第１半導体チップ１０の第１側面ＦＳ１は、第２半導体チップ２０ａ、２０ｂ、２０ｃの第２側面ＦＳ２よりも半導体装置１の樹脂５０の端部Ｅ５０に近い。このような第１半導体チップ１０の第１側面ＦＳ１が凹凸の無い劈開面を有することによって、半導体チップ１０、２０ａ〜２０ｃの積層体が反っても、半導体チップ１０、２０ａ〜２０ｃおよびパッケージにクラックが生じ難くなる。また組み立て途中で、リフロー等の熱が加わり積層体が反ったときも、半導体チップ１０，２０ａ〜２０ｃにクラックが生じ難くなる。さらに第１半導体チップには貫通電極が形成されていないため、チップが割れにくく、反りが発生してもチップにクラックが発生しにくい利点もある。また、第２半導体チップ２０ａ〜２０ｃは、第１半導体チップ１０の下に積層されており、第１半導体チップ１０よりも端部Ｅ５０から遠い。従って、第２半導体チップ２０ａ〜２０ｃの第２側面ＦＳ２が或る程度凹凸を有する改質面を有していても、クラックの起点になり難い。一方、もし、第２半導体チップ２０ａ〜２０ｃの第２側面ＦＳ２の全体が第１半導体チップ１０の第１側面ＦＳ１と同様に滑らかな劈開面である場合、樹脂５０が第２側面ＦＳ２から剥離し易くなり、逆に不良の原因となり得る。従って、第２半導体チップ２０ａ〜２０ｃの第２側面ＦＳ２に劈開面だけでなく改質面が設けられていることによって、樹脂５０と第２側面ＦＳ２との密着性を良好にすることができる。これは改質面が凹凸になっていることと、アモルファスシリコンまたはポリシリコン、あるいは、それらの酸化膜の面になっていることにより樹脂との密着が向上することによる。改質面は第２側面ＦＳ２の表面積の５％以上かつ８０％以下の範囲であることが望ましい。５％未満では樹脂との密着不良が発生する可能性があり、８０％を超えると反りなどの応力によりクラックが発生する可能性がある。
またクラックはチップ側面から貫通電極までの距離が５０μｍ以上離れていることが望ましい。５０μｍ未満では改質層から貫通電極までの距離近いためクラックが発生しやすくなる。
例えば、本実施形態による半導体装置１について、温度サイクル試験を行った。温度サイクル試験は、半導体装置１を、−５５℃の雰囲気中に３０分間、２５℃の雰囲気中に５分間、１２５℃の雰囲気中に３０分間晒すサイクルを繰り返し実行する。その結果、３０００サイクル後でも、第１側面ＦＳ１および第２側面ＦＳ２の近傍において、樹脂５０の剥がれ、樹脂５０のクラック、第１および第２半導体チップ１０、２０ａ〜２０ｃの割れ等の不具合は、発生しなかった。
このように、本実施形態によれば、第１半導体チップ１０の第１側面ＦＳ１の全体を劈開面とし、かつ、第２半導体チップ２０ａ〜２０ｃの第２側面ＦＳ２に改質面を設けることによって、樹脂（パッケージ）５０や半導体チップ１０、２０ａ〜２０ｃのクラックを抑制しつつ、樹脂５０と半導体チップ１０、２０ａ〜２０ｃとの密着性を向上させることができる。
次に、第１実施形態による半導体装置１の製造方法について説明する。
図３〜図１３（Ｂ）は、第１実施形態による半導体装置の製造方法の一例を示す斜視図または断面図である。
（第１半導体チップ１０の製造方法）
まず、図３（Ａ）に示すように、第１半導体ウェハ１００上に半導体素子（図示せず）を形成する。半導体素子上には、層間絶縁膜および配線層１０１が設けられている。複数の第１半導体チップ１０間にダイシングラインＤＬがあり、後述するように、このダイシングラインＤＬを切断することによって、第１半導体チップ１０が個片化される。
第１半導体チップ１０の表面には電極パッド（図示せず）が形成されている。電極パッドには、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ等の金属、これらのうち２種類以上の複合膜または合金等を用いている。本実施形態において、第１半導体チップ１０の電極パッド上には金属バンプは設けられていない。しかし、電極パッド上に金属バンプが設けられていてもよい。この場合、金属バンプには、例えば、Ｓｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｎｉ、Ｇｅ等の金属、これらのうち２種類以上の複合膜または合金等を用いればよい。
次に、図３（Ｂ）に示すように、第１半導体ウェハ１００の表面に保護テープ１０３を貼り付ける。
次に、図３（Ｃ）に示すように、レーザ発振器１０５を用いて、第１半導体ウェハ１００の裏面のダイシングラインに対応する部分にレーザを照射する。これにより、図４に示すように、第１半導体ウェハ１００の内部（シリコン基板の内部）に改質層（アモルファス層またはポリシリコン層）１２１を形成する。図４は、図３（Ｃ）のダイシングラインに沿った部分の断面図である。レーザ発振器１０５は、レーザをシリコン基板の任意の深さ位置で合焦させる。レーザは、シリコン単結晶を改質可能なように、８００ｎｍ以上かつ３０００ｎｍ以下の波長を有することが好ましい。８００ｎｍよりも低い波長の場合、シリコン内部で吸収する確率が増えて改質層を形成しにくくなる。３０００ｎｍを超える波長ではシリコンを透過する確率が増えてしまい改質層を形成しにくくなる。例えば、レーザは、ステルスレーザであってもよい。このようなレーザをシリコン基板に照射することによって、レーザの合焦位置において、シリコン単結晶が加熱され、アモルファスシリコンまたはポリシリコンに改質される。
レーザは、或るピッチＰ１の間隔ごとに照射される。これにより、改質層１２１において、改質部分１２２は、或るピッチＰ１の間隔で形成される。ピッチＰ１が狭い場合、改質部分１２２が繋がり、層状（帯状）の改質層１２１になる。
次に、図５（Ａ）のように、第１半導体ウェハ１００の裏面からシリコン基板を研削砥石１０７で研磨する。このとき、図４の改質層１２１よりも深い位置まで第１半導体ウェハ１００を研削し、改質層１２１を除去する。これにより、図５（Ｂ）に示すように、第１半導体ウェハ１００が薄膜化される。このとき、研削の際の刺激により、改質層１２１からの亀裂１２４がダイシングラインに残る。
次に、図６（Ａ）に示すように、ウェハリング１３０内に張られた可撓性の樹脂テープ１３１に第１半導体ウェハ１００の裏面を貼り付ける。次に、第１半導体ウェハ１００上にある保護テープ１０３を除去する。
次に、図６（Ｂ）に示すように樹脂テープ１３１を下方から押上部材１３２で押し上げることによって、樹脂テープ１３１を引っ張る（エキスパンドさせる）。これにより、樹脂テープ１３１とともに第１半導体ウェハ１００が引っ張られる。このとき、第１半導体ウェハ１００が亀裂１２４に沿って劈開し、各第１半導体チップ１０に個片化される。これにより、第１半導体チップ１０が完成する。このように、第１半導体チップ１０は、改質層１２１を除去してから劈開により個片化されるので、その第１側面ＦＳ１は、改質面や破砕面を有さず、劈開面となる。
（第２半導体チップ２０ａ〜２０ｃの製造方法）
次に、第２半導体チップ２０ａ〜２０ｃの製造方法について説明する。第２半導体チップ２０ｂ、２０ｃの製造方法は、第２半導体チップ２０ａの製造方法と同じであり、あるいは、それから容易に想像できる。従って、第２半導体チップ２０ａの製造方法を説明し、第２半導体チップ２０ｂ、２０ｃの製造方法の説明を省略する。
まず、第２半導体ウェハ２００の第３面Ｆ３上に半導体素子（図示せず）を形成する。半導体素子は、第２半導体チップ２０ａごとに形成されている。半導体素子上には、層間絶縁膜および配線層（図７（Ａ）および図７（Ｂ）の２０１）が形成される。支持基板はガラス、シリコン、樹脂、セラミック、金属等を用いる。
次に、第２半導体ウェハ２００は、支持基板２１０上に接着剤２２０で接着される。このとき、第２半導体ウェハ２００は、第３面Ｆ３を支持基板２１０に向けて接着される。次に、第２半導体ウェハ２００の裏面からシリコン基板を研削砥石で研磨する。これにより、第２半導体ウェハ２００は、例えば、５０μｍ以下に薄膜化される。
次に、図７（Ａ）または図７（Ｂ）に示すように、第２半導体ウェハ２００にＴＳＶ９０が形成される。図７（Ａ）では、ＴＳＶ９０は、第２半導体ウェハ２００および層間絶縁膜および配線層２０１の両方を貫通している。図７（Ｂ）では、ＴＳＶ９０は、第２半導体ウェハ２００を貫通し、層間絶縁膜および配線層２０１の一部を貫通して、配線層２０１に接続されている。本実施形態において、図７（Ａ）または図７（Ｂ）に示すＴＳＶ９０のいずれを用いてもよい。また、ＴＳＶ９０は、半導体素子のある第３面Ｆ３から形成するフロントサイドビア方式で形成されてもよいし、半導体素子の無い第４面Ｆ４から形成するバックサイドビア方式で形成されでもよい。フロントサイドビア方式でもビアミドル方式という、トランジスタを作るＦＥＯＬ（Front End of Line）と回路配線を作るＢＥＯＬ（Back End of Line）の中間点でビアを形成してもよい。
次に、ＴＳＶ９０の第４面Ｆ４側の一端部に、金属バンプ８０が形成される。
次に、図８（Ａ）に示すように、ウェハリング１３５内に張られた可撓性の樹脂テープ１３６に第２半導体ウェハ２００の第４面Ｆ４を貼り付ける。これにより、第２半導体ウェハ２００は、支持基板２１０と樹脂テープ１３６との間に位置し、支持基板２１０が第２半導体ウェハ２００上になる。
次に、図８（Ｂ）に示すように、支持基板２１０を第２半導体ウェハ２００から剥離する。支持基板２１０の剥離方法は、特に限定しないが、機械的に支持基板２１０を第２半導体ウェハ２００から剥離してもよい。また、接着剤２２０に光、レーザ、ＵＶランプ、プラズマ等を照射して接着剤２２０の接着力を弱くしてから支持基板２１０を第２半導体ウェハ２００から剥離してもよい。薬液で接着剤２２０を溶解してもよい。また、支持基板２１０を研削することによって除去してもよい。支持基板２１０の剥離後、必要に応じて、第２半導体ウェハ２００を洗浄する。
次に、図９に示すように、レーザ発振器１０５を用いて、第２半導体ウェハ２００の表面（第３面Ｆ３）側からダイシングラインにレーザを照射する。これにより、図１０に示すように、第２半導体ウェハ２００の内部（シリコン基板の内部）に改質層（アモルファス層またはポリシリコン層）２２１を形成する。図１０は、図９のダイシングラインＤＬに沿った部分の断面図である。レーザ発振器１０５は、レーザをシリコン基板の任意の深さ位置で合焦させる。このようにレーザをシリコン基板に照射することによって、レーザの合焦位置において、シリコン単結晶が加熱され、改質されてアモルファスシリコンまたはポリシリコンとなる。
レーザは、或るピッチＰ２の間隔ごとに照射される。これにより、改質層２２１において、改質部分２２２は、或るピッチＰ２の間隔で形成される。ピッチＰ２が狭い場合、改質部分２２２が繋がり、層状（帯状）の改質層２２１になる。
次に、図１１に示すように樹脂テープ１３６を下方から押上部材１３７で押し上げることによって、樹脂テープ１３６を引っ張る（エキスパンドさせる）。これにより、樹脂テープ１３６とともに第２半導体ウェハ２００が引っ張られる。このとき、第２半導体ウェハ２００がダイシングラインＤＬの改質層２２１に沿って劈開され、第２半導体チップ２０ａに個片化される。これにより、第２半導体チップ２０ａが完成する。このように、第２半導体チップ２０ａは、薄膜化されてから改質層２２１を形成し、その改質層２２１に沿って劈開される。従って、第２半導体チップ２０ａの第２側面ＦＳ２は、改質面および劈開面の両方を有する。尚、改質面は、改質層２２１に沿って切断したときに現れる第２側面ＦＳ２の面である。
第２半導体チップ２０ｂ、２０ｃも第２半導体チップ２０ａと同様に形成される。尚、半導体チップ１０、２０ａ〜２０ｃの中で配線基板４０に最も近い第２半導体チップ２０ｃは、図１の金属バンプ６０に接続される電極パッドや再配線層を有する場合がある。この場合、半導体チップ２０ｃは、半導体ウェハ上に電極バッドや再配線層（図示せず）を形成した後に、上述のようにレーザダイシングで個片化される。
（積層方法）
次に、第１半導体チップ１０および第２半導体チップ２０ａ〜２０ｃを配線基板４０上に積層する方法を説明する。
まず、図１２（Ａ）に示すように、第１半導体チップ１０を用意する。
次に、第１半導体チップ１０の第１面Ｆ１上に第２半導体チップ２０ａを積層する。このとき、第２半導体チップ２０ａは、金属バンプ８０のある第４面Ｆ４を第１半導体チップ１０の第１面Ｆ１に向けて積層される。
次に、第２半導体チップ２０ａの第３面Ｆ３上に第２半導体チップ２０ｂを積層する。このとき、第２半導体チップ２０ｂは、金属バンプ８０のある第４面Ｆ４を第２半導体チップ２０ａの第３面Ｆ３に向けて積層される。
次に、第２半導体チップ２０ｂの第３面Ｆ３上に第２半導体チップ２０ｃを積層する。このとき、第２半導体チップ２０ｃは、金属バンプ８０のある第４面Ｆ４を第２半導体チップ２０ｂの第３面Ｆ３に向けて積層される。これにより図１２（Ｂ）に示すように、第１半導体チップ１０および第２半導体チップ２０ａ〜２０ｃからなる積層体が形成される。積層の際には、フリップチップボンダ等を用いて、この積層体を加圧および金属バンプの融点以上に加熱して金属バンプ８０を溶融させ、上下に隣接する第１および第２半導体チップ１０、２０ａ〜２０ｃを接続する。またはフリップチップボンダ等で積層体を加圧して、金属バンプ８０の融点以下で仮圧着し、その後、還元雰囲気リフロー炉等を用いて金属バンプ８０の融点以上に加熱し金属バンプ８０を溶融させ、上下に隣接する第１および第２半導体チップ１０、２０ａ〜２０ｃを接続する。またはフリップチップボンダ等で積層体を加圧して、金属バンプ８０の融点以下で仮圧着するのみでもよい。還元雰囲気リフローとしては水素、アルゴンプラズマ、ギ酸等の雰囲気を使用する。必要に応じて、水素、アルゴンプラズマ、ギ酸等の雰囲気に窒素等を加えてもよい。
チップ間の金属バンプ８０は、上側の半導体チップに形成されていて、下側の半導体チップの電極パッド（図示せず）に接続してもよい。金属バンプ８０は、下側の半導体チップに形成されていて、上側の半導体チップの電極パッド（図示せず）に接続してもよい。金属バンプ８０は、上側の半導体チップと下側の半導体チップの両方に形成されていて、金属バンプ同士で接続してもよい。ＴＳＶ９０は、金属バンプ８０を介して他の半導体チップのＴＳＶ９０や半導体素子等に電気的に接続される。尚、第２半導体チップの数は特に限定されず、４つ以上積層してもよい。
次に、図１３（Ａ）に示すように、積層体とは別に、配線基板４０を用意する。配線基板４０は、表面Ｆ４１上に設けられ、再配線層に接続された金属バンプ６０を有する。
次に、図１３（Ｂ）に示すように、図１２（Ｂ）の積層体を、配線基板４０上に実装（フリップチップ実装）する。このとき、積層体は、第２半導体チップ２０ｃの第３面Ｆ３を配線基板４０の表面Ｆ４１へ向けて実装される。これにより、図１３（Ｂ）に示すように金属バンプ６０が第２半導体チップ２０ｃのパッド８１に電気的に接続される。このとき、フリップチップボンダ等を用いて、積層体および配線基板４０を加圧および金属バンプ６０の融点以上に加熱して金属バンプ６０を溶融させて、パッド８１に金属バンプ６０を接続する。またはフリップチップボンダ等で積層体を加圧して、金属バンプ６０の融点以下で仮圧着し、その後、還元雰囲気リフロー炉等を用いて金属バンプ６０の融点以上に加熱し金属バンプ６０を溶融させ、パッド８１に金属バンプ６０を接続する。還元雰囲気リフローとしては水素、アルゴンプラズマ、ギ酸等の雰囲気を使用する。必要に応じて、水素、アルゴンプラズマ、ギ酸等の雰囲気に窒素等を加えてもよい。パッド８１には例えば、Ａｌ、Ｃｕ、Ａｕ、Ｎｉ、Ｐｄ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ，ＷＮ等の金属、これらのうち２種類以上の複合膜または合金等を用いている。金属バンプ８０には例えば、Ｓｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｎｉ、Ｇｅ等の金属、これらのうち２種類以上の複合膜または合金等を用いればよい。
尚、本実施形態において、金属バンプ６０は、配線基板４０に設けられているが、金属バンプ６０は、第２半導体チップ２０ｃのパッド８１上に設けてもよい。あるいは、金属バンプ６０は、配線基板４０および第２半導体チップ２０ｃの両方に設けてもよい。
また、本実施形態において、金属バンプ８０は、第２半導体チップ２０ａ〜２０ｃの第４面Ｆ４上に設けられているが、金属バンプ８０は、第１半導体チップ１０の第１面Ｆ１上および第２半導体チップ２０ａおよび２０ｂの第３面Ｆ３上に設けられていてもよい。この場合、第２半導体チップ２０ｃには、金属バンプ８０を設けなくてもよい。
次に、第１および第２半導体チップ１０、２０ａ〜２０ｃを樹脂５０で封止する。樹脂５０はモールド樹脂でもよいし、アンダーフィル材でもよい。
その後、配線基板４０の裏面Ｆ４２に金属ボール７０を設けることによって、図１に示す半導体装置１が完成する。
本実施形態によれば、第１半導体チップ１０の第１側面ＦＳ１の全体を劈開面とし、かつ、第２半導体チップ２０ａ〜２０ｃの第２側面ＦＳ２に改質面を設ける。樹脂５０の端部（パッケージの端部）に近い第１半導体チップ１０の第１側面ＦＳ１が劈開面であることにより、樹脂５０や半導体チップ１０、２０ａ〜２０ｃのクラックを抑制することができる。尚且つ、第２半導体チップ２０ａ〜２０ｃの第２側面ＦＳ２に改質面を設けることにより、樹脂５０と第２半導体チップ２０ａ〜２０ｃとの密着性を向上させることができる。
また、本実施形態によれば、半導体チップ１０、２０ａ〜２０ｃは、ブレードダイシングに依らず、レーザダイシングで個片化される。従って、半導体チップ１０、２０ａ〜２０ｃ自体の割れ、チッピング、異物の付着による外観不良等の不具合を抑制することができる。
（第２実施形態）
図１４（Ａ）および図１４（Ｂ）は、第２実施形態による半導体装置の構成例を示す断面図である。第２実施形態による半導体装置２は、第３半導体チップ３０と、金属バンプ８５とをさらに備えている。第３半導体チップ３０は、例えば、第１および第２半導体チップ１０、２０ａ〜２０ｃを制御するＮＡＮＤコントローラである。第２実施形態の半導体装置２のその他の構成は、第１実施形態の半導体装置１の対応する構成と同様でよい。
第３半導体チップ３０は、第５面Ｆ５と、第６面Ｆ６と、第３側面ＦＳ３とを有する。第３半導体チップ３０は、配線基板４０と第２半導体チップ２０ｃとの間に設けられている。第３半導体チップ３０には、例えば、約５０μｍ以下に薄膜化されたシリコン基板を用いている。第３半導体チップ３０の第５面Ｆ５には、半導体素子（図示せず）が形成されている。第３半導体チップ３０の第５面Ｆ５の反対側には、第６面Ｆ６が設けられている。第３側面ＦＳ３は、第５面Ｆ５の外縁と第６面Ｆ６の外縁との間を繋ぐ側面である。
ここで、第３半導体チップ３０の第５面Ｆ５および第６面Ｆ６のそれぞれの面積は、第１半導体チップ１０の第１面Ｆ１および第２面Ｆ２のそれぞれの面積よりも小さく、かつ、第２半導体チップ２０ａ〜２０ｃの第３面Ｆ３および第４面Ｆ４のそれぞれの面積よりも小さい。従って、第３側面ＦＳ３は、第１および第２側面ＦＳ１、ＦＳ２よりも半導体装置２の中心の近くに位置する。よって、第３側面ＦＳ３は、第１側面ＦＳ１よりも樹脂５０の端部Ｅ５０から遠く、樹脂５０のクラックの原因とならない。かつ、第３側面ＦＳ３は、第２側面ＦＳ２よりも半導体装置２の中心の近くに位置するので、樹脂５０との密着性があまり問題とならない。従って、第３側面ＦＳ３は、劈開面、改質面および破砕面のいずれでもよい。即ち、第３側面ＦＳ３には、ブレードダイシングによる破砕面、レーザダイシングによる改質面と劈開面、改質面の無い劈開面のいずれでもよい。
金属バンプ８５は、第２半導体チップ２０ｃと第３半導体チップ３０との間に設けられており、第２半導体チップ２０ｃのＴＳＶ９０と第３半導体チップ３０上に設けられた半導体素子等とを電気的に接続する。これにより、第３半導体チップ３０は、例えば、ＮＡＮＤコントローラとして第１および第２半導体チップ１０、２０ａ〜２０ｃを制御することができる。
第３半導体チップ３０は、第１半導体チップ１０または第２半導体チップ２０ａ〜２０ｃの製造方法と同様に第３半導体ウェハからレーザダイシングで個片化されてもよい。これにより、第３半導体チップ３０の第３側面ＦＳ３は、劈開面になるか、あるいは、改質面および劈開面を含む面になる。
また、第３半導体チップ３０は、第３半導体ウェハをブレードダイシングで個片化することによって形成されてもよい。以下、ブレードダイシングによる第３半導体チップ３０の形成方法を説明する。
図１５（Ａ）〜図１９は、第３半導体チップ３０の製造方法を示す図である。
まず、第３半導体ウェハ３００の第５面Ｆ５上に半導体素子（図示せず）を形成する。半導体素子上には、層間絶縁膜および配線層が形成される。
次に、図１５（Ｂ）に示すように、第３半導体ウェハ３００の表面（第５面Ｆ５）に保護テープ３０１を貼り付ける。
次に、図１６に示すように、第３半導体ウェハ３００の裏面（第６面Ｆ６）からシリコン基板を研削砥石３０７で研磨する。これにより、第３半導体ウェハ３００は、例えば、５０μｍ以下に薄膜化される。
次に、図１７（Ａ）に示すように、ウェハリング３３０内に張られた可撓性の樹脂テープ３３１に第３半導体ウェハ３００の裏面を貼り付ける。次に、第３半導体ウェハ３００上にある保護テープ３０３を除去する。
次に、図１７（Ｂ）に示すように、ブレード３５０で、第３半導体ウェハ３００のダイシングラインＤＬを切断し、第３半導体ウェハ３００を第３半導体チップ３０に個片化する。これにより、第３半導体チップ３０が完成する。このようにブレードダイシングを用いると、第３半導体チップ３０の第３側面ＦＳ３は、凹凸を有する破砕面になる。またダイシング後にウェハ研削を行う、先ダイシング法を使ってチップを個片化してもよい。
次に、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０を配線基板４０上に積層する方法を説明する。
まず、第１および第２半導体チップ１０、２０ａ〜２０ｃを、図１２（Ａ）および図１２（Ｂ）を参照して説明したように積層する。
次に、図１８に示すように、第２半導体チップ２０ｃの第３面Ｆ３上に第３半導体チップ３０を積層する。このとき、第３半導体チップ３０は、金属バンプ８５のある第５面Ｆ５を第２半導体チップ２０ｃの第３面Ｆ３に向けて積層される。これにより図１８に示すように、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０からなる積層体が形成される。このとき、フリップチップボンダ等を用いて、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０の積層体を加圧および金属バンプ８０、８５の融点以上に加熱して金属バンプ８０、８５を溶融させ、それにより、上下に隣接する第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０を接続する。またはフリップチップボンダ等を用いて第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０の積層体を加圧して、金属バンプ８０、８５の融点以下で仮圧着し、その後還元雰囲気リフロー炉等を用いて金属バンプの融点以上に加熱し金属バンプ８０、８５を溶融させ、上下に隣接する第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０を接続する。またはフリップチップボンダ等で積層体を加圧して、金属バンプ８０、８５の融点以下で仮圧着するのみでもよい。還元雰囲気リフローとしては水素、アルゴンプラズマ、ギ酸等の雰囲気を使用する。必要に応じて、水素、アルゴンプラズマ、ギ酸等の雰囲気に窒素等を加えてもよい。第２半導体チップ２０ｃのＴＳＶ９０の一端は、金属バンプ８５を介して第３半導体チップ３０の配線や半導体素子等に電気的に接続される。尚、第２半導体チップの数は特に限定されず、２つ以下、あるいは、４つ以上の第２半導体チップを積層してもよい。
次に、図１３（Ａ）を参照して説明したように、積層体とは別に、配線基板４０を用意する。配線基板４０は、表面Ｆ４１上に設けられた金属バンプ６０を有する。
次に、図１９に示すように、図１８の積層体を、配線基板４０上に実装（フリップチップ実装）する。このとき、積層体は、第３半導体チップ３０の第６面Ｆ６を配線基板４０の表面Ｆ４１へ向けて実装される。これにより、図１９に示すように金属バンプ６０が第２半導体チップ２０ｃのパッド８１に電気的に接続される。このとき、フリップチップボンダ等を用いて、積層体および配線基板４０を加圧および金属バンプ６０の融点以上に加熱して金属バンプ６０を溶融させて、パッド８１に金属バンプ６０を接続する。またはフリップチップボンダ等で積層体を加圧して、金属バンプ６０の融点以下で仮圧着し、その後還元雰囲気リフロー炉等を用いて金属バンプ６０の融点以上に加熱し金属バンプ６０を溶融させ、パッド８１に金属バンプ６０を接続する。還元雰囲気リフローとしては水素、アルゴンプラズマ、ギ酸等の雰囲気を使用する。必要に応じて、水素、アルゴンプラズマ、ギ酸等の雰囲気に窒素等を加えてもよい。
次に、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０を樹脂５０で封止する。樹脂５０はモールド樹脂でもよいし、アンダーフィル材でもよい。
その後、配線基板４０の裏面Ｆ４２に金属ボール７０を設けることによって、図１４に示す半導体装置２が完成する。
第２実施形態によれば、第３半導体チップ３０が配線基板４０と第２半導体チップ２０ｃとの間に設けられているが、第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。即ち、第１半導体チップ１０の第１側面ＦＳ１の全体を劈開面とし、かつ、第２半導体チップ２０ａ〜２０ｃの第２側面ＦＳ２に改質面を設けている。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
（変形例）
図２０〜図３０は、第１または第２実施形態の変形例による半導体装置の構成例を示す断面図である。
図２０に示す半導体装置は、配線基板４０に対向する第２半導体チップ２０ｃの第３面Ｆ３上に再配線層４００を備えている。再配線層４００は、パッド８１を介して金属バンプ６０に電気的に接続されている。
図２１に示す半導体装置は、第１および第２半導体チップ１０、２０ａ〜２０ｃ間に接着剤４１０が設けられている。接着剤４１０は、第１および第２半導体チップ１０、２０ａ〜２０ｃを積層する際に、第１および第２半導体チップ１０、２０ａ〜２０ｃ間を接着するために用いられる。接着剤４１０により、第１および第２半導体チップ１０、２０ａ〜２０ｃ間の密着性が向上する。接着剤４１０は、例えば、感光性接着剤であり、リソグラフィ技術を用いて第４面Ｆ４上において任意のパターンに加工される。
図２２に示す半導体装置は、第１半導体チップ１０の第２面Ｆ２上に設けられた支持体４２０を備えている。支持体４２０には、例えば、金属、樹脂、シリコン、ガラス等を用いている。金属としては、例えば、Ｃｕ、Ｎｉ、Ｆｅ、Ｃｏやこれらの合金、複合体等が用いられる。金属は、４２アロイなどでもよい。支持体４２０が設けられていることによって、チップの反りを抑制できる。支持体４２と第１半導体チップはダイアタッチフィルム等の樹脂フィルムや接着剤（図示せず）により接着されている。
図２３に示す半導体装置は、第２半導体チップ２０ｃと配線基板４０との間に接着剤４３０を備えている。接着剤４３０は、第１および第２半導体チップ１０、２０ａ〜２０ｃの積層体を配線基板４０上に実装する際に積層体と配線基板４０との密着性を向上させる。第３半導体チップ３０を用いた場合は、第３半導体チップ３０と配線基板間にも接着剤４３０を形成することにより、第３半導体チップ３０と配線基板間の密着性を向上させる。
図２４に示す半導体装置は、第１および第２半導体チップ１０、２０ａ〜２０ｃの積層体を、配線基板４０上に実装する前に樹脂４４０で封止している。樹脂４４０で封止した積層体を配線基板４０上に実装した後、樹脂５０で積層体および配線基板４０をともに封止している。第１および第２半導体チップ１０、２０ａ〜２０ｃの積層体が配線基板４０上に実装されるときに、第１および第２半導体チップ１０、２０ａ〜２０ｃは、樹脂４４０によって保護される。
図２５に示す半導体装置は、第１および第２半導体チップ１０、２０ａ〜２０ｃの積層体を、配線基板４０上に実装する前に樹脂４４０で封止している。樹脂４４０で封止した積層体を配線基板４０上に実装する際に、樹脂４５０を配線基板４０上に塗布する。これにより、積層体と配線基板４０との間を樹脂４５０で接着することができ、積層体と配線基板４０との密着性を向上させることができる。
図２６に示す半導体装置は、第１および第２半導体チップ１０、２０ａ〜２０ｃ間に樹脂フィルム４６０が設けられている。このように、第１および第２半導体チップ１０、２０ａ〜２０ｃの積層時に、樹脂フィルム４６０で第１および第２半導体チップ１０、２０ａ〜２０ｃを接着してもよい。これにより、第１および第２半導体チップ１０、２０ａ〜２０ｃ間の密着性が向上する。
図２７に示す半導体装置は、図２６に示す積層体を配線基板４０上に実装する際に、配線基板４０上に樹脂４５０を塗布する。これにより、積層体と配線基板４０との間を樹脂４５０で接着することができ、積層体と配線基板４０との密着性を向上させることができる。
図２８に示す変形例では、配線基板４０上に第２半導体チップ２０ｃ、２０ｂ、２０ａ、第１半導体チップ１０をこの順番で直接積層している。この場合、金属バンプ６０は不要となる。このようにしても、半導体装置は製造することができる。尚、この変形例では、第１および第２半導体チップ１０、２０ａ〜２０ｃの積層時に、樹脂フィルム４６０で第１および第２半導体チップ１０、２０ａ〜２０ｃを接着している。
図２９に示す半導体装置は、図２６の変形例に対して第３半導体チップ３０をさらに付加した変形例である。図２９に示す半導体装置は、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０間を樹脂フィルム４６０で接着している。
図３０に示す半導体装置は、図２７の変形例に対して第３半導体チップ３０をさらに付加した変形例である。本変形例では、図２９に示す積層体を配線基板４０上に実装する際に、配線基板４０上に樹脂４５０を塗布する。これにより、積層体と配線基板４０との間を樹脂４５０で接着することができ、積層体と配線基板４０との密着性を向上させることができる。
以上のような変形例についても、上記第１または第２実施形態と同様の効果を得ることができる。
（第３実施形態）
図３１は、第３実施形態による半導体装置の構成の一例を示す断面図である。図３２（Ａ）〜図３２（Ｃ）は、第３実施形態による第２半導体チップ２０ａ〜２０ｃの構成の一例を示す平面図である。
第３実施形態による半導体装置３は、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０間に接着剤４１０を備えている。接着剤４１０は、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０を積層する際に、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０間を接着するために用いられる。接着剤４１０により、第１〜第３半導体チップ１０、２０ａ〜２０ｃ、３０の積層体の密着性が向上する。第３実施形態のその他の構成は、図１４に示す半導体装置２の構成と同様でよい。
図３２（Ａ）に示すように、第２半導体チップ２０ｃの第３面Ｆ３上には、電極パッド８３ａおよび８３ｂが設けられている。破線枠Ｃ内の電極パッド８３ａは、図３１のＴＳＶ９０の一端に接続されており、ＴＳＶ９０に対応するように設けられている。従って、図３２（Ａ）においては図示されてないが、電極パッド８３ａの下には、ＴＳＶ９０が設けられている。電極パッド８３ａは、例えば、電源用のパッドとして用いられる。一方、電極パッド８３ｂは、図示しない再配線層（ＲＤＬ）に接続される電極パッドである。電極パッド８３ｂの下には、ＴＳＶ９０は設けられていない。
図３２（Ｂ）に示すように、第２半導体チップ２０ａ〜２０ｃの第４面Ｆ４上には、金属バンプ８０および接着剤４１０が設けられている。破線枠Ｃ内の電極バンプ８０は、図３１のＴＳＶ９０の他端に接続されており、ＴＳＶ９０に対応するように設けられている。従って、金属バンプ８０は、ＴＳＶ９０を介して電極パッド８３ａと電気的に接続されている。即ち、破線枠Ｃは、金属バンプ８０およびＴＳＶ９０が設けられている領域を示している。尚、第２半導体チップ２０ａ、２０ｂには、ＴＳＶ９０が設けられているので、第３面Ｆ３には、電極パッド８３ａは設けられている。しかし、第２半導体チップ２０ａ、２０ｂには、再配線層は設けられていないので、電極パッド８３ｂは設けられていない。このように電極パッド８３ｂは設けられていないものの、第２半導体チップ２０ａ〜２０ｃは薄膜化されている。このため、積層体全体が歪まないように、第２半導体チップ２０ａ、２０ｂの第４面Ｆ４には、第２半導体チップ２０ｃの第４面Ｆ４と同様に、接着剤４１０が設けられている。
接着剤４１０は、第４面Ｆ４のうち、金属バンプ８０およびＴＳＶ９０が設けられていないスペース領域（破線枠Ｃ以外の領域）に設けられている。接着剤４１０は、例えば、感光性接着剤であり、リソグラフィ技術を用いて第４面Ｆ４上において任意のパターンに加工される。接着剤４１０は、破線枠Ｃ以外の第４面Ｆ４の全体に配置されている。接着剤４１０は、比較的面積の小さな接着剤４１０ａと、接着剤４１０ａよりも面積の大きな接着剤４１０ｂとを有する。接着剤４１０ｂは、図３２（Ｂ）に示すように、金属バンプ８０の近傍に配置され、接着剤４１０ａは、金属バンプ８０から遠い領域に配置されている。面積の大きな接着剤４１０ｂは、図３２（Ａ）の金属パッド８３ｂに対応する位置に配置されている。即ち、接着剤４１０ｂは、金属パッド８３ｂにかかる荷重を受けることができるように、金属パッド８３ｂの反対側に設けられている。一方、面積の小さな接着剤４１０ａは、金属パッド８３ａ、８３ｂの設けられていない領域の反対側に設けられている。これにより、図３３に示すように、第１および第２半導体チップ１０、２０ａ〜２０ｃの積層体をフリップチップボンダ等でチップ間を接着するときに、第１および第２半導体チップ１０、２０ａ〜２０ｃ間のギャップが均一になる。
もし、電極パッド８３に対向する第４面に接着剤４１０が設けられておらず、あるいは、接着剤４１０の配置面積が小過ぎる場合、図３３に示すフリップチップボンダでチップを積層する工程において、電極パッド８３に対向する面の接着剤４１０が金属バンプ８０よりも潰れてその厚みが薄くなってしまう。接着剤４１０が潰れると、金属バンプ８０に大きな荷重がかかり、バンプ間がショートする不良が発生する。この場合、図３１の配線基板４０へ実装する際に、電極パッド８３に対向する面の接着剤４１０が潰れ、半導体チップにうねりを生じ、金属バンプ６０が金属パッド８３ａに接続できなくなる可能性がある。
これに対し、第３実施形態によれば、第１および第２半導体チップ１０、２０ａ〜２０ｃ間のギャップが均一になるように、接着剤４１０が、電極パッド８３が形成されたエリアに対向する第４面Ｆ４上の部分に、他の電極パッド８３が形成されないエリアに対向する第４面Ｆ４の部分よりも高密度で、かつ、広い面積に配置されている。接着剤４１０の密度、配置面積、パターン等は、金属バンプ８０の密度、配置面積等によって異なるが、チップ積層工程において、第１および第２半導体チップ１０、２０ａ〜２０ｃ間のギャップが均一となる。これにより、金属バンプ８０に偏った荷重がかからず、かつ、第１および第２半導体チップ１０、２０ａ〜２０ｃは歪まずに略平坦のまま圧接される。その結果、配線基板４０へ実装する際に、金属バンプ６０を金属パッド８３ａにより確実に接続させることができる。
尚、接着剤４１０ａ、４１０ｂは、それぞれの面積において相違させている。しかし、接着剤４１０ａ、４１０ｂの面積を等しくして、それらの配置密度を変更してもよい。即ち、金属パッド８３ｂの反対側には、接着剤を比較的高い密度で配置し、金属パッド８３ｂの設けられていない領域の反対側には、接着剤を比較的低い密度で配置してもよい。
図３４に示すように、接着剤４１０ｂを、破線枠Ｃ以外の第４面Ｆ４の全体に略均等に配置してもよい。この場合でも、面積の大きな接着剤４１０ｂが、第２半導体チップ２０ａ〜２０ｃの第４面Ｆ４全体を支持するので、チップ積層工程において、第１および第２半導体チップ１０、２０ａ〜２０ｃの歪みを抑制することができる。なお金属バンプ８０およびＴＳＶ９０が設けられていないスペース領域（破線枠Ｃ以外の領域）を図示したが、金属バンプ８０と金属バンプの間に接着剤４１０が形成されていてもよい。ただしこの場合も、金属パッド８３ｂの反対側には、接着剤４１０を比較的高い密度で配置し、金属パッド８３ｂの設けられていない領域の反対側には、接着剤４１０を比較的低い密度で配置する。また第２半導体チップと配線基板の間に第３半導体チップがあってもよい。（変形例１）
図３５（Ａ）は、第３実施形態の変形例１による第２半導体チップ２０ａ〜２０ｃの構成の一例を示す平面図である。尚、第２半導体チップ２０ｃの第３面Ｆ３は、図３２（Ａ）に示すレイアウトと同様でよい。
本変形例は、第２半導体チップ２０ａ〜２０ｃの第４面Ｆ４上に、ダミーバンプ８０ｄがさらに設けられている点で第３実施形態と異なる。本変形例の他の構成は、第３実施形態の対応する構成と同様でよい。
図３５（Ａ）において、ダミーバンプ８０ｄは、破線枠Ｃを挟んで対称の位置にある２つのダミー領域Ｄ内に設けられている。ダミーバンプ８０ｄは、金属バンプ８０と同様の材質からなり、同様の大きさおよび形状を有してよい。一方、ダミーバンプ８０ｄは、ＴＳＶ９０や配線等から電気的に分離されており、電気的に浮遊状態となっている。従って、ダミーバンプ８０ｄの下には、ＴＳＶは設けられていない。
ダミーバンプ８０ｄは、図３２（Ｂ）の接着剤４１０ｂと同様に、図３２（Ａ）の金属パッド８３ｂに対応する位置に配置されている。即ち、ダミーバンプ８０ｄは、金属パッド８３ｂにかかる荷重を受けることができるように、金属パッド８３ｂの反対側に他のバンプ部分よりも密度が高くもしくは面積が大きく設けられている。一方、破線枠ＣおよびＤ以外の領域では、接着剤４１０ａが設けられている。即ち、金属パッド８３ｂの設けられていない領域の反対側には、接着剤４１０ａが設けられている。これにより、第１および第２半導体チップ１０、２０ａ〜２０ｃを積層するときに、第１および第２半導体チップ１０、２０ａ〜２０ｃ間のギャップが均一になる。従って、変形例１は、第３実施形態と同様の効果を得ることができる。
（変形例２）
図３５（Ｂ）は、第３実施形態の変形例２による第２半導体チップ２０ａ〜２０ｃの構成の一例を示す平面図である。尚、第２半導体チップ２０ｃの第３面Ｆ３は、図３２（Ａ）に示すレイアウトと同様でよい。
図３５（Ｂ）において、ダミーバンプ８０ｄは、破線枠Ｃを挟んで対称の位置にある２つのダミー領域Ｄ内に設けられている。一方、ダミーバンプ８０ｄの周囲には、接着剤４１０ｂが配置されている。ダミーバンプ８０ｄは、金属バンプ８０と同じ材料を用いて、同じ大きさおよび形状に形成される。
ダミーバンプ８０ｄおよび接着剤４１０ｂは、図３２（Ａ）の金属パッド８３ｂに対応する位置に配置されている。即ち、ダミーバンプ８０ｄおよび接着剤４１０ｂは、金属パッド８３ｂにかかる荷重を受けることができるように、金属パッド８３ｂの反対側に密度が高くまたは面積が大きく設けられている。一方、それ以外の領域では、接着剤４１０ａが設けられている。即ち、金属パッド８３ｂの設けられていない領域の反対側には、接着剤４１０ａが設けられている。これにより、第１および第２半導体チップ１０、２０ａ〜２０ｃを積層するときに、第１および第２半導体チップ１０、２０ａ〜２０ｃ間のギャップが均一になる。従って、変形例２は、第３実施形態と同様の効果を得ることができる。
第３実施形態、変形例１または変形例２は、第１または第２実施形態と組み合わせることができる。この場合、第３実施形態は、第１または第２実施形態の効果も得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 第１半導体チップ、２０ａ、２０ｂ、２０ｃ 第２半導体チップ、４０ 配線基板、５０ 樹脂、６０ 金属バンプ、７０ 金属ボール、８０ 金属バンプ、９０ ＴＳＶ

Claims (6)

  1. 配線基板と、
    第１面と、該第１面の反対側にある第２面と、前記第１面の外縁と前記第２面の外縁との間にある第１側面とを有する第１半導体チップであって、前記第１側面が劈開面となっており、前記配線基板上方に設けられた第１半導体チップと、
    前記第３面と、該第３面の反対側にある第４面と、前記第３面の外縁と前記第４面の外縁との間にある第２側面と、前記第３面と前記第４面との間の少なくとも半導体基板を貫通する貫通電極とを有する第２半導体チップであって、前記第２側面が劈開面および改質面となっており、前記配線基板と前記第１半導体チップとの間に設けられた第２半導体チップと、
    前記第１および第２半導体チップの周囲に設けられた樹脂とを備えた半導体装置。
  2. 前記第２半導体チップは、前記貫通電極と前記第１半導体チップまたは他の第２半導体チップとを電気的に接続する第１金属バンプをさらに有する、請求項１に記載の半導体装置。
  3. 前記第５面と、該第５面の反対側にある第６面と、前記第５面の外縁と前記第６面の外縁との間にある第３側面とを有する第３半導体チップであって、前記配線基板と前記第２半導体チップとの間に設けられた第３半導体チップをさらに備えた、請求項１または請求項２に記載の半導体装置。
  4. 前記第１半導体チップと第２半導体チップ間に接着剤を備えた、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第２半導体チップの配線基板側に位置する第３面側に電極パッドを有し、前記第１半導体チップと前記第２半導体チップの間に接着剤を有し、前記電極パッドに対向する第４面の接着剤の密度が、電極パッドが配置されていない第３面に対向する第４面の個所に比べて高いことを特徴とする、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 第１半導体ウェハのダイシングラインにレーザを照射して該第１半導体ウェハ内に改質層を形成し、
    前記第１半導体ウェハを前記改質層よりも深い位置まで研磨し、
    前記第１半導体ウェハにテープを貼付して該テープを引っ張ることにより前記第１半導体ウェハを第１半導体チップに個片化し、
    第２半導体ウェハに支持基板を貼り付け、前記第２半導体ウェハを研磨し、少なくとも第２半導体ウェハの半導体基板を貫通する貫通電極を形成してから前記支持基板を剥離し、
    前記第２半導体ウェハのダイシングラインにレーザを照射して該第２半導体ウェハ内に改質層を形成し、
    前記第２半導体ウェハにテープを貼付して該テープを引っ張ることにより前記第２半導体ウェハを第２半導体チップに個片化し、
    配線基板上に前記第２半導体チップおよび前記第１半導体チップをこの順番で積層し、
    積層された前記第１および第２半導体チップを樹脂で被覆する、ことを具備した、半導体装置の製造方法。
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