JP2015153874A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015153874A
JP2015153874A JP2014025799A JP2014025799A JP2015153874A JP 2015153874 A JP2015153874 A JP 2015153874A JP 2014025799 A JP2014025799 A JP 2014025799A JP 2014025799 A JP2014025799 A JP 2014025799A JP 2015153874 A JP2015153874 A JP 2015153874A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
manufacturing
uneven
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014025799A
Other languages
English (en)
Other versions
JP6250429B2 (ja
Inventor
真 竹沢
Makoto Takezawa
真 竹沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2014025799A priority Critical patent/JP6250429B2/ja
Priority to TW104102682A priority patent/TWI643267B/zh
Priority to US14/617,530 priority patent/US9887171B2/en
Priority to KR1020150020958A priority patent/KR102287698B1/ko
Priority to CN201510072112.2A priority patent/CN104851851B/zh
Publication of JP2015153874A publication Critical patent/JP2015153874A/ja
Application granted granted Critical
Publication of JP6250429B2 publication Critical patent/JP6250429B2/ja
Priority to US15/885,457 priority patent/US10236269B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/50—Working by transmitting the laser beam through or within the workpiece
    • B23K26/53—Working by transmitting the laser beam through or within the workpiece for modifying or reforming the material inside the workpiece, e.g. for producing break initiation cracks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0801—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Abstract

【課題】耐湿性の良好な半導体装置を提供する。【解決手段】封止樹脂８によって覆われる半導体チップ２の上側面に大きい凹凸を有する領域２５、下側面に小さい凹凸を有する領域２４を形成することで、半導体チップ２と封止樹脂８との密着力を向上させ、外部からの水分の浸入を防ぐ。【選択図】図１

Description

本発明は、半導体装置の製造方法に係り、特に半導体チップとモールド樹脂との間にデラミネーションが発生するのを抑制できる半導体パッケージの製造方法に関する。
近年の半導体装置を取り巻く環境は、特に車載分野において電子化が進んでおり、電子部品のエンジンルームへの搭載等が多くなり、より高温で多湿な環境での動作保障を市場から求められている。動作保障をするための試験方法は、具体的には公の機関において規定されている。例えばＩＰＣ／ＪＥＤＥＣ Ｊ−ＳＴＤ−０２０Ｄ「Ｍｏｉｓｔｕｒｅ／Ｒｅｆｌｏｗ Ｓｅｎｓｉｔｉｖｉｔｙ Ｃｌａｓｓｉｆｉｃａｔｉｏｎ ｆｏｒ Ｎｏｎｈｅｒｍｅｔｉｃ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅｓ」のＭｏｉｓｔｕｒｅ Ｓｅｎｓｉｔｉｖｉｔｙ Ｌｅｖｅｌ(以下ＭＳＬ)に代表される、保管温度・湿度の条件や開封後の処置時間や信頼性試験の条件についての規定がある。
このような試験に対応するには、特に半導体パッケージの内部における各密着界面でのデラミネーションを抑制することが必須であり、これまで様々な構造や製造方法が開示されている。
一例として、リードフレームの表面にＰＰＦ（Ｐｒｅ Ｐｌａｔｅｄ Ｆｒａｍｅ）と呼ばれるＰｄ／Ｎｉ／Ａｕなどから構成されるメッキの表面を凹凸化し、モールド樹脂との密着性を向上させた信頼性の高い樹脂封止型半導体装置が開示されている。（例えば、特許文献１参照）
又、デラミネーションの原因として各構成材料における熱膨張係数差による熱応力の影響があり、これを抑制するためにモールド樹脂の熱膨張係数と曲げ弾性を調整し、半導体パッケージ内部の熱応力が小さくパッケージの信頼性の高い樹脂封止型半導体装置が開示されている。（例えば、特許文献２参照）
特開２００５−２２３３０５号公報 特開２００１−２２３３０４号公報
しかしながら、これらの技術を用いたとしても半導体パッケージのデラミネーションを完全に抑制することは出来ない。何故ならば、半導体パッケージの主な構成材料であるリードフレーム、モールド樹脂、半導体チップはそれぞれに材料が異なるため熱膨張係数の差を伴うからである。又、各材料の加工方法の違いから表面状態も異なる為に内部の密着力と応力は不均一な状態にある。従って、特定の部位の密着性を向上させたり、モールド樹脂を低応力化したりしても内部密着力を相対的に均一化しなければ、結局は密着力の弱い部分へ応力が集中し、その部位からデラミネーションを誘発することになる。半導体チップの保護膜表面と封止樹脂との密着性やリードフレーと封止樹脂との密着性は改善されつつあるが、部分的に密着性の弱い部分が存在する。
図４に、半導体チップの側面におけるデラミネーションを説明するための図を示す。図４（ａ）に示すように、半導体チップ２は、表面に粗面１５を施したダイパッド３上に銀ペーストなどの接着剤１８を介して搭載されている。半導体チップ２の上表面はポリイミド膜などからなる保護膜１７に覆われ、ダイパッド、半導体チップは封止樹脂８によって封止されている。半導体チップ２の側面を拡大したのが図４（ｂ）である。半導体チップの側面にはデラミネーションと呼ばれる剥離部１９が存在し、封止樹脂と半導体チップが密着しておらず、耐湿性が低いというも問題がある。
本発明は、上記課題を解決するための半導体装置およびその製造方法を提供するものである。
上記課題を解決するために、以下の手段を用いた。
まず、半導体チップと、前記半導体チップを支持するダイパッドと、前記半導体チップと前記ダイパッドを接着する接着剤と、前記ダイパッドの辺に向かって延在する複数の信号用リードと、前記半導体チップと前記信号用リードを接続するボンディングワイヤと、モールド樹脂で封止する封止体とを備えた半導体装置において、前記半導体チップの側面が第一の凹凸側面と前記第一側面の上方に形成された第二凹凸側面とからなり、前記第二凹凸側面における第二凹凸は前記第一凹凸側面における第一凹凸よりも大きいことを特徴とする半導体装置とした。
また、前記第二凹凸側面が前記半導体チップの厚さの２／３以上であることを特徴とする半導体装置とした。
また、半導体チップと、前記半導体チップを支持するダイパッドと、前記半導体チップと前記ダイパッドを接着する接着剤と、前記ダイパッドの辺に向かって延在する複数の信号用リードと、前記半導体チップと前記信号用リードを接続するボンディングワイヤと、モールド樹脂で封止する封止体とを備えた半導体装置の製造方法において、前記半導体チップの側面に第一の凹凸側面を形成する工程と、前記半導体チップの側面に第二の凹凸側面を形成する工程と、からなる半導体装置の製造方法を用いた。
また、前記第二の凹凸側面を形成する工程が前記半導体チップ内にパルスレーザーにて連続した改質層を形成する工程であることを特徴とする半導体装置の製造方法を用いた。
また、前記第二の凹凸側面を形成する工程がアブレーションレーザーを用いる工程であることを特徴とする半導体装置の製造方法を用いた。
また、前記第一の凹凸側面を形成する工程が前記半導体チップ内にパルスレーザーにて離間した改質層を形成する工程であることを特徴とする半導体装置の製造方法を用いた。
また、前記第二の凹凸側面を形成する工程がブレードダイシング工程であって、ダイシングブレードのメッシュサイズが＃１０００以下であることを特徴とする半導体装置の製造方法を用いた。
また、前記ブレードダイシング工程の後に、等方性プラズマシリコンエッチングを行うことを特徴とする半導体装置の製造方法を用いた。
また、前記第二の凹凸側面を形成する工程がプラズマダイシング工程であって、ボッシュプロセスのシリコンエッチングであることを特徴とする半導体装置の製造方法を用いた。
上記手段を用いることで、半導体チップと封止樹脂との密着が向上し、耐湿性の良好な半導体装置が得られる。
本発明の半導体装置の第１の実施形態を示す断面図である。 本発明の半導体装置の平面図である。 本発明の半導体装置の製造方法を示す工程フロー図である。 従来の半導体装置の断面図である。 本発明の半導体装置の製造方法を示す図である。 本発明の半導体装置の製造方法を示す図である。
本発明の半導体装置とその製造方法について図を用いて説明する。
図１は、本発明の半導体装置の部分断面図である。図１（ａ）に示すように、半導体チップ２は、上表面に粗面１５を施したダイパッド３上に銀ペーストなどの接着剤１８を介して搭載されている。半導体チップ２の上表面はポリイミド膜などからなる保護膜１７によって覆われ、ダイパッド３、半導体チップ２は封止樹脂８によって封止されている。半導体チップ２の側面を拡大したのが図１（ｂ）である。半導体チップ２の側面下部には小さな凹凸からなる第一の凹凸側面２４が形成され（第一の凹凸は図示せず）、側面上部には側面下部における凹凸よりも大きな凹凸を配置した第二の凹凸側面２５が形成されている。このような構成とすることで、半導体素子が形成されている半導体チップの側面上部と封止樹脂８との密着力が向上することになり、水分の浸入が抑えられ、耐湿性の良好な半導体装置とすることが可能となる。
なお、半導体チップ２の側面下部に第一の凹凸側面２４を設けることでダイボンド時の接着剤１８の這い上がりが良好となり、小型の半導体チップであってもダイパッド３との密着性が向上することになる。
図２は、本発明の半導体装置の構成を示す平面図である。樹脂封止型の半導体装置１は、半導体チップ２と、半導体チップ２を固定するダイパッド３と、ダイパッド３の両側に延びるリード４とを備えている。半導体チップ２は、例えば、半導体基板と、半導体基板上に設けられた配線層などで構成されるものであり、ダイパッド３に接着固定されている。ダイパッド３及びリード部４は、導電性を有するものであり、例えば、Ｆｅ−Ｎｉ合金、Ｃｕ合金等の金属で形成されている。ダイパッドの周囲には複数のリード４があり、ダイパッド３の一辺側に２本、対向する他辺側に２本、計４本配置されている。そして、これらのリード部４の内の１本であるリードは、吊りリード５であり、吊りリード５の基部５ａがダイパッド３に固定されている。他の３本はダイパッド３から離間したリード部６であり、そのインナー部６ａが導電性を有するボンディングワイヤ７を介して半導体チップ２と電気的に接続されている。ボンディングワイヤ７には、金線や銅線が用いられる。このように構成された半導体チップ２、ダイパッド３及びリード６のインナー部６ａは、樹脂で形成された封止樹脂８で封止され、半導体チップ２を外部からの衝撃等から保護し、電気的に絶縁するとともに、複数のリード４を介して半導体チップ２と外部とを電気的に接続可能な構成としている。封止樹脂８としては、例えば、フェノール系硬化剤やシリコンゴムやフィラー等が添加されたビフェニール系の絶縁樹脂が用いられる。
次に、図３を用いて、本発明の半導体装置の製造方法について説明する。
まず、図に示した工程Ｓ１〜Ｓ６について説明する。ダイシング工程Ｓ１は半導体ウエハを半導体チップに分割する工程である。ダイボンド工程Ｓ２は半導体チップをリードフレームのダイパッド領域に銀ペースト等を用いて接着する工程である。次のダイボンドキュア工程Ｓ３は接着されたダイパッドと半導体チップを加熱して接合部を硬化させる工程である。次のワイヤボンド工程Ｓ４は熱圧着に超音波振動を併用したボンディング法などによって、ボンディングワイヤを半導体チップ表面の電極部分とリードインナー部を接続する工程である。そして、組立検査工程Ｓ５にて、ダイパッドと半導体チップの接合状態、半導体チップとボンディングワイヤとの接合状態について検査を行い、樹脂封止工程Ｓ６に移行する。
樹脂封止工程Ｓ６においては、まず、各ダイパッドに対応して、ダイパッド及び半導体チップを囲む空間であるキャビティと、注入される封止樹脂を各キャビティの近傍まで流入させるランナーと、ランナーとキャビティとを連通するゲートとを備えるモールド金型を用意する。そして、リードフレームをモールド金型で挟み込み、各モールド金型に封止樹脂を注入、充填したのち、モールド金型から封止されたリードフレームを取出す。この時点では、リード間等に薄い樹脂バリが形成されている。これは、モールド金型のキャビティに樹脂を充填した際に、僅かな隙間から漏れ出した樹脂によるものであり、モールド金型に依存して、モールド金型ごとに異なった位置、形状で形成される。
ダイシング工程Ｓ１の詳細について、３種の方法を例に説明する。
最初に図３（ａ）は、レーザーダイシング工程を用いた製造方法である。図５に示すように、ここではダイシングテープ１４に貼り付けられた半導体基板に形成された半導体チップ２と隣接する半導体チップ２間に設けられたスクライブライン１２に、集光レンズ１３を介してパルスレーザー９を照射する。パルスレーザーは深さ方向に多段数照射され、レーザー照射された領域には改質層１０が形成される。半導体チップ２の厚さ方向の上部２／３には、深さ方向に形成される改質層１０が平面的に連続的に繋がるようにパルスレーザーが高出力で密に照射される。これが図３（ａ）のレーザーダイシング工程１に相当し、図１（ｂ）の第二の凹凸側面２５を形成する工程である。レーザーダイシング工程２は半導体チップの厚さ方向の下部１／３に第一の凹凸側面２４を形成する工程であって、低出力のパルスレーザーによって深さ方向に形成される改質層１１は離れて形成され、個々の改質層の大きさもレーザーダイシング工程１で形成されるものよりも小さい。レーザーダイシング工程１および２を経た後、劈開して、第一の凹凸側面２４と第二の凹凸側面２５を有する半導体チップ２を得ることになる。
半導体チップ２の厚さに対し、第二の凹凸側面２５の厚さが十分に厚いのであれば、レーザーダイシング工程２を行う必要は無く、レーザーダイシング工程１の後に劈開する。この製造方法では第二の凹凸側面２５には前述の例と同じ大きさの凹凸が形成されることになるが、第一の凹凸側面２４は劈開面であるため極めて小さな凹凸が形成されることになる。
以上では、パルスレーザーは半導体チップの素子形成面である上表面から照射するという例を説明したが、スクライブラインに形成されたＴＥＧを回避した半導体チップの裏面からの照射でも構わない。
第二の凹凸側面２５は、パルスレーザー法に代えてアブレーションレーザー法を用いても実現できる。この場合は、レーザーダイシング工程１にアブレーションレーザーを用いることになるが、パルスレーザー法に比較して大きな凹凸が形成できることになる。レーザーダイシング工程２には低出力のパルスレーザーを用い、その後、劈開するという工程を経て半導体チップを得る。
次に図３（ｂ）は、ブレードダイシング工程を用いた製造方法である。図６（ａ）、（ｂ）に示すように、ここではダイシングテープ１４に貼り付けられた半導体基板に形成された半導体チップ２と隣接する半導体チップ２間に設けられたスクライブライン１２にダイシングブレード１６を走らせて個々の半導体チップに割断する方法である。ここでは、粒度の異なる２種のダイシングブレードを用い、ブレードダイシング工程１においてはメッシュが＃１０００以下の粗さのブレードにて半導体チップ表面からハーフダイシングし第二の凹凸側面２５を形成する。次いで、ブレードダイシング工程２においてメッシュが＃２０００以上のブレードを用いて割断することで第一の凹凸側面２４を形成し、第一の凹凸側面２４と第二の凹凸側面２５を有する半導体チップ２を得ることになる。この製造方法においては、等方性のプラズマシリコンエッチングのような改質工程Ｓ７を追加することで割断面のダメージ層が除去され、より耐湿性の高い半導体装置とすることができる。
図３（ｃ）は、プラズマダイシング工程を用いた製造方法である。プラズマダイシング工程１では、等方性エッチングと保護膜の堆積を繰り返すボッシュプロセスにてシリコンエッチングして第二の凹凸側面２５を形成する。ボッシュプロセスでは半導体チップ側面に、スキャロップと呼ばれる連続する凹凸が形成されることになる。次いで、プラズマダイシング工程２にて残りのシリコンエッチングを行い、個々の半導体チップに割断する。ここではボッシュプロセスではなく異方性エッチングにて深堀を行うという手法を用いる。このようなプラズマダイシング工程１および２を経ることで第一の凹凸側面２４と第二の凹凸側面２５を有する半導体チップ２を得ることになる。
１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ リード
５ 吊りリード
５ａ 吊りリード基部
５ｂ 吊りリードアウター部
６ リード
６ａ リードインナー部
６ｂ リードアウター部
７ ボンディングワイヤ
８ 封止樹脂
９ パルスレーザー
１０ 改質層
１１ 改質層
１２ スクライブライン
１３ 集光レンズ
１４ ダイシングテープ
１５ 粗面
１６ ダイシングブレード
１７ 保護膜
１８ 接着剤
１９ 剥離部
２４ 第一の凹凸側面
２５ 第二の凹凸側面
Ｓ１ ダイシング工程
Ｓ２ ダイボンド工程
Ｓ３ ダイボンドキュア工程
Ｓ４ ワイヤボンド工程
Ｓ５ 組立検査工程
Ｓ６ 樹脂封止工程
Ｓ７ 改質工程

Claims (9)

  1. 半導体チップと、前記半導体チップを支持するダイパッドと、前記半導体チップと前記ダイパッドを接着する接着剤と、前記ダイパッドの辺に向かって延在する複数の信号用リードと、前記半導体チップと前記信号用リードを接続するボンディングワイヤと、モールド樹脂で封止する封止体とを備えた半導体装置において、
    前記半導体チップの側面が第一の凹凸側面と前記第一側面の上方に形成された第二凹凸側面とからなり、
    前記第二凹凸側面における第二凹凸は前記第一凹凸側面における第一凹凸よりも大きいことを特徴とする半導体装置。
  2. 前記第二凹凸側面が前記半導体チップの厚さの２／３以上であることを特徴とする請求項１記載の半導体装置。
  3. 半導体チップと、前記半導体チップを支持するダイパッドと、前記半導体チップと前記ダイパッドを接着する接着剤と、前記ダイパッドの辺に向かって延在する複数の信号用リードと、前記半導体チップと前記信号用リードを接続するボンディングワイヤと、モールド樹脂で封止する封止体とを備えた半導体装置の製造方法において、
    前記半導体チップの側面に第一の凹凸側面を形成する工程と、
    前記半導体チップの側面に前記第一の凹凸面とは異なる第二の凹凸側面を形成する工程と、
    を備えた半導体装置の製造方法。
  4. 前記第二の凹凸側面を形成する工程が前記半導体チップ内にパルスレーザーにて連続した改質層を形成する工程であることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記第二の凹凸側面を形成する工程がアブレーションレーザーを用いる工程であることを特徴とする請求項３記載の半導体装置の製造方法。
  6. 前記第一の凹凸側面を形成する工程が前記半導体チップ内にパルスレーザーにて離間した改質層を形成する工程であることを特徴とする請求項３乃至請求項５のいずれか１項記載の半導体装置の製造方法。
  7. 前記第二の凹凸側面を形成する工程がブレードダイシング工程であって、ダイシングブレードのメッシュサイズが＃１０００以下であることを特徴とする請求項３記載の半導体装置の製造方法。
  8. 前記ブレードダイシング工程の後に、等方性プラズマシリコンエッチングを行うことを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記第二の凹凸側面を形成する工程がプラズマダイシング工程であって、ボッシュプロセスのシリコンエッチングであることを特徴とする請求項３記載の半導体装置の製造方法。
JP2014025799A 2014-02-13 2014-02-13 半導体装置およびその製造方法 Expired - Fee Related JP6250429B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2014025799A JP6250429B2 (ja) 2014-02-13 2014-02-13 半導体装置およびその製造方法
TW104102682A TWI643267B (zh) 2014-02-13 2015-01-27 半導體裝置及其製造方法
US14/617,530 US9887171B2 (en) 2014-02-13 2015-02-09 Semiconductor device having semiconductor chip with large and small irregularities on upper and lower side surface portions thereof
KR1020150020958A KR102287698B1 (ko) 2014-02-13 2015-02-11 반도체 장치 및 그 제조 방법
CN201510072112.2A CN104851851B (zh) 2014-02-13 2015-02-11 半导体装置及其制造方法
US15/885,457 US10236269B2 (en) 2014-02-13 2018-01-31 Semiconductor device having semiconductor chip with large and small irregularities on upper and lower side surface portions thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014025799A JP6250429B2 (ja) 2014-02-13 2014-02-13 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017223463A Division JP2018046289A (ja) 2017-11-21 2017-11-21 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015153874A true JP2015153874A (ja) 2015-08-24
JP6250429B2 JP6250429B2 (ja) 2017-12-20

Family

ID=53775549

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014025799A Expired - Fee Related JP6250429B2 (ja) 2014-02-13 2014-02-13 半導体装置およびその製造方法

Country Status (5)

Country Link
US (2) US9887171B2 (ja)
JP (1) JP6250429B2 (ja)
KR (1) KR102287698B1 (ja)
CN (1) CN104851851B (ja)
TW (1) TWI643267B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017147342A (ja) * 2016-02-17 2017-08-24 ローム株式会社 チップ部品およびその製造方法
JP2018078192A (ja) * 2016-11-09 2018-05-17 株式会社村田製作所 半導体装置
JP2018160522A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体装置およびその製造方法
JP2018207109A (ja) * 2017-06-05 2018-12-27 エスピーティーエス テクノロジーズ リミティド プラズマエッチング方法及びプラズマダイシング方法
JP2019057579A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 半導体装置およびその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6250429B2 (ja) * 2014-02-13 2017-12-20 エスアイアイ・セミコンダクタ株式会社 半導体装置およびその製造方法
JP6478821B2 (ja) * 2015-06-05 2019-03-06 株式会社ディスコ ウエーハの生成方法
US9496193B1 (en) 2015-09-18 2016-11-15 Infineon Technologies Ag Semiconductor chip with structured sidewalls
KR20170098476A (ko) * 2016-02-22 2017-08-30 (주)파트론 지문인식 센서 패키지 및 그 제조 방법
JP2018110156A (ja) * 2016-12-28 2018-07-12 キヤノン株式会社 半導体装置、その製造方法およびカメラ
DE102017212858A1 (de) * 2017-07-26 2019-01-31 Disco Corporation Verfahren zum Bearbeiten eines Substrats

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01208105A (ja) * 1988-02-15 1989-08-22 Nec Corp 半導体装置の製造方法
JPH03270156A (ja) * 1990-03-20 1991-12-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0574932A (ja) * 1991-09-17 1993-03-26 Fujitsu Ltd 半導体ウエハのダイシング方法
JPH05198670A (ja) * 1992-01-20 1993-08-06 Fujitsu Ltd 半導体ウェーハの切断方法
JP2003197564A (ja) * 2001-12-21 2003-07-11 Disco Abrasive Syst Ltd 低誘電体絶縁材料を積層した基板のダイシング方法
JP2004179565A (ja) * 2002-11-29 2004-06-24 Sony Corp 電子部品の製造方法及びダイシング方法、並びにこれらを実施するための製造装置
JP2004304081A (ja) * 2003-03-31 2004-10-28 Fujitsu Ltd 半導体チップ、半導体装置及びその製造方法
JP2005523583A (ja) * 2002-04-19 2005-08-04 エグシル テクノロジー リミテッド パルスレーザを用いる、基板のプログラム制御ダイシング
WO2006013763A1 (ja) * 2004-08-06 2006-02-09 Hamamatsu Photonics K.K. レーザ加工方法及び半導体装置
JP2009033087A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2010016392A (ja) * 2001-10-01 2010-01-21 Xsil Technology Ltd 基板、特に半導体ウェハの加工
JP2010080769A (ja) * 2008-09-26 2010-04-08 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2012089570A (ja) * 2010-10-15 2012-05-10 Panasonic Corp 半導体装置
JP2013207192A (ja) * 2012-03-29 2013-10-07 Dainippon Printing Co Ltd 半導体素子の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06236899A (ja) * 1992-09-29 1994-08-23 Toshiba Corp 樹脂封止型半導体装置
DE4305296C3 (de) * 1993-02-20 1999-07-15 Vishay Semiconductor Gmbh Verfahren zum Herstellen einer strahlungsemittierenden Diode
DE19506323A1 (de) * 1995-02-23 1996-08-29 Siemens Ag Halbleitervorrichtung mit aufgerauhter Halbleiteroberfläche
JP2001223304A (ja) 2000-02-09 2001-08-17 Sumitomo Bakelite Co Ltd 樹脂封止型半導体装置
WO2002041364A2 (en) * 2000-11-16 2002-05-23 Emcore Corporation Led packages having improved light extraction
JP4301068B2 (ja) 2004-01-09 2009-07-22 株式会社デンソー 樹脂封止型半導体装置およびその製造方法
JP4008931B2 (ja) * 2004-03-25 2007-11-14 株式会社東芝 半導体装置及びその製造方法
JP2009004625A (ja) * 2007-06-22 2009-01-08 Sanken Electric Co Ltd 半導体発光装置
KR20100080423A (ko) 2008-12-30 2010-07-08 삼성엘이디 주식회사 발광소자 패키지 및 그 제조방법
TW201041185A (en) * 2009-05-04 2010-11-16 Taiwan Iris Co Ltd LED chip for increasing front light emitting rate and its fabricating method
TWM508801U (zh) * 2009-11-28 2015-09-11 Great Team Backend Foundry Inc 高散熱低成本之導線架結構改良
CN102751266B (zh) * 2011-04-21 2016-02-03 精材科技股份有限公司 芯片封装体及其形成方法
CN103596967B (zh) 2011-06-08 2016-12-21 环球展览公司 杂配位铱碳烯络合物及使用其的发光装置
JP5980504B2 (ja) * 2011-12-27 2016-08-31 株式会社ディスコ ウエーハの加工方法およびレーザー加工装置
JP6250429B2 (ja) * 2014-02-13 2017-12-20 エスアイアイ・セミコンダクタ株式会社 半導体装置およびその製造方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01208105A (ja) * 1988-02-15 1989-08-22 Nec Corp 半導体装置の製造方法
JPH03270156A (ja) * 1990-03-20 1991-12-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0574932A (ja) * 1991-09-17 1993-03-26 Fujitsu Ltd 半導体ウエハのダイシング方法
JPH05198670A (ja) * 1992-01-20 1993-08-06 Fujitsu Ltd 半導体ウェーハの切断方法
JP2010016392A (ja) * 2001-10-01 2010-01-21 Xsil Technology Ltd 基板、特に半導体ウェハの加工
JP2003197564A (ja) * 2001-12-21 2003-07-11 Disco Abrasive Syst Ltd 低誘電体絶縁材料を積層した基板のダイシング方法
JP2005523583A (ja) * 2002-04-19 2005-08-04 エグシル テクノロジー リミテッド パルスレーザを用いる、基板のプログラム制御ダイシング
JP2004179565A (ja) * 2002-11-29 2004-06-24 Sony Corp 電子部品の製造方法及びダイシング方法、並びにこれらを実施するための製造装置
JP2004304081A (ja) * 2003-03-31 2004-10-28 Fujitsu Ltd 半導体チップ、半導体装置及びその製造方法
WO2006013763A1 (ja) * 2004-08-06 2006-02-09 Hamamatsu Photonics K.K. レーザ加工方法及び半導体装置
JP2009033087A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2010080769A (ja) * 2008-09-26 2010-04-08 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2012089570A (ja) * 2010-10-15 2012-05-10 Panasonic Corp 半導体装置
JP2013207192A (ja) * 2012-03-29 2013-10-07 Dainippon Printing Co Ltd 半導体素子の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017147342A (ja) * 2016-02-17 2017-08-24 ローム株式会社 チップ部品およびその製造方法
JP2018078192A (ja) * 2016-11-09 2018-05-17 株式会社村田製作所 半導体装置
JP2018160522A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体装置およびその製造方法
JP2018207109A (ja) * 2017-06-05 2018-12-27 エスピーティーエス テクノロジーズ リミティド プラズマエッチング方法及びプラズマダイシング方法
JP7042165B2 (ja) 2017-06-05 2022-03-25 エスピーティーエス テクノロジーズ リミティド プラズマエッチング方法及びプラズマダイシング方法
JP2019057579A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US9887171B2 (en) 2018-02-06
CN104851851A (zh) 2015-08-19
US20180158792A1 (en) 2018-06-07
TW201543582A (zh) 2015-11-16
TWI643267B (zh) 2018-12-01
US10236269B2 (en) 2019-03-19
CN104851851B (zh) 2018-12-11
US20150228504A1 (en) 2015-08-13
KR20150095586A (ko) 2015-08-21
KR102287698B1 (ko) 2021-08-09
JP6250429B2 (ja) 2017-12-20

Similar Documents

Publication Publication Date Title
JP6250429B2 (ja) 半導体装置およびその製造方法
US9578744B2 (en) Leadframe package with pre-applied filler material
US10264677B2 (en) Electronic component and manufacturing method therefor
JP4780085B2 (ja) 半導体装置
JP6370071B2 (ja) 半導体装置及びその製造方法
TW201401460A (zh) 感測器陣列封裝
TW201626473A (zh) 具有改良接觸引腳之平坦無引腳封裝
JP2018046289A (ja) 半導体装置およびその製造方法
KR101590453B1 (ko) 휨 개선을 위한 반도체 칩 다이 구조 및 방법
US7652385B2 (en) Semiconductor device and method of manufacturing the same
US9991194B1 (en) Sensor package and method of manufacture
JP7008236B2 (ja) パワーモジュール用基板及びその製造方法
JP6032171B2 (ja) モールドパッケージの製造方法
CN107017221B (zh) 集成电路组合件
JP5856581B2 (ja) 半導体装置の製造方法
JP4695672B2 (ja) 半導体装置
JP2008258541A (ja) 半導体装置及びその製造方法
TW201705412A (zh) 微電子構件裝置的製造方法及微電子構件裝置
JP2017092212A (ja) 半導体装置およびその製造方法
US7868433B2 (en) Low stress cavity package
KR20160102994A (ko) 리드프레임 표면을 처리하는 방법 및 처리된 리드프레임 표면을 구비한 장치
JP2020202292A (ja) 半導体装置、および半導体装置の製造方法
JP2012186386A (ja) Ｌｅｄパッケージおよびその製造方法
JP2006253374A (ja) 樹脂封止型半導体装置
US20150340324A1 (en) Integrated Circuit Die And Package

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171122

R150 Certificate of patent or registration of utility model

Ref document number: 6250429

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees