JP5856581B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法に関する。
基板に各種半導体素子を含む回路が形成された半導体ペレットは、外部の機械的、物理的、化学的な衝撃から保護されるように、パッケージングされて使用される。その際、半導体ペレットの回路を外部に電気的に引き出す必要があり、その技術として、半導体ペレットに形成された電極パッドとパッケージの外部電極とをボンディングワイヤで接続する方法(ワイヤボンディング法)が知られている。
このワイヤボンディング法では、ボンディングワイヤとして金ワイヤの使用が一般的であったが、LSI分野においても金ワイヤに代えて入手の容易な銅ワイヤを使用することが検討されている。
しかし、銅は金に比べて硬度が高いために、電極パッドと銅ワイヤの接続不良が生ずることがあった。特に、パッケージングの前に行われる半導体ペレットの電気的特性の検査の際に電極パッド表面に形成されるプローブ針による凹凸痕が大きい場合に、硬度の高い銅ではそのようなプローブ痕を埋めることができず、接続不良が発生しやすかった。すなわち、半導体ペレットの電極パッドは、特性検査の際の電極としても使用される。このため、その表面にはプローブ針が検査の都度接触することになり、プローブ針の形状、接触方法等によっては、表面に大きな凹凸が生ずることがあった。
特開2012−54428号公報
本発明が解決しようとする課題は、半導体ペレットの電気的検査の際のプローブ針による電極パッド表面の凹凸痕の影響を低減し、銅ワイヤにより半導体ペレットと外部電極との信頼性の高い接続を可能とする半導体装置の製造方法を提供することにある。
実施形態の半導体装置の製造方法は、(a)表面にプローブ針の接触により形成された凹部を有する電極パッドを備えた半導体ペレットの前記凹部に銅より低硬度の軟質金属を埋め込む工程と、(b)前記軟質金属が埋め込まれた前記電極パッドの表面に銅ワイヤをボンディングする工程とを具備し、前記軟質金属が、アルミである
一実施形態による半導体装置の製造工程を示す概略断面図である。 図1(a)に示す電極パッドの概略平面図である。 図1(b)に示す電極パッドの概略平面図である。 電極パッド表面に形成されたプローブ跡の光学顕微鏡による撮像写真である。 電極パッド表面に形成されたプローブ跡の3D顕微鏡による撮像写真である。 比較例の方法で電極パッドに銅ワイヤを接合した場合のプローブ跡の開口面積と銅ワイヤの接合強度の関係を示すグラフである。 比較例の方法で電極パッドに銅ワイヤを接合した場合のプローブ跡の凹凸の高低差と銅ワイヤの接合強度の関係を示すグラフである。
以下、図面を参照して、実施形態を説明する。なお、図面は単に図解のために提供されるものであり、本発明はそれらの図面に何ら限定されるものではない。また、以下の説明において、同一もしくは略同一の機能及び構成を有する構成要素については、同一符号を付し、重複する説明は省略する。
図1、図2A及び図2Bは一実施形態に係る半導体装置の製造方法を説明するための図で、図1は製造工程を工程順に示す概略断面図、図2Aは図1(a)に対応する概略平面図、図2Bは図1(b)に対応する概略平面図である。これらの各図はいずれも、半導体ペレットに形成された電極パッド及びその近傍のみを示している。
本実施形態においては、図1(a)に示すように、まず、半導体ペレット10を用意する。この半導体ペレット10は、シリコン、サファイヤ、GaAs(ガリウムヒ素)等の半導体材料を用いた基板12に回路、または各種半導体素子と回路を形成する工程(ファブリケーション工程)、その回路の動作、半導体素子の電気的特性を検査する工程(ダイソーテイング工程)を経て、良品と判別されたものである。
この半導体ペレット10の表面には、回路を外部に電気的に引き出すための、Alや、AlSi等のAl合金等を用いた電極パッド14が露出している。電極パッド14はダイソーテイング工程における電極としても使用されるため、その表面には、検査の際にプローブ針が接触することによって生ずる凹凸痕(以下、プローブ跡ともいう)16が残されている。図3はそのようなプローブ跡の一例を光学顕微鏡により撮像した写真を示したものであり、電極パッドの表面にプローブ針の5回の接触跡が残されているのが観察される。また、図4はプローブ跡の3D顕微鏡による撮像写真である。
次いで、このような電極パッド14に対し、半導体ペレット10に形成された回路を外部に電気的に引き出すためのボンディングワイヤを接続する。従来、この工程は、電極パッド14表面に残されたプローブ跡16を修復することなく、金や銅等のボンディングワイヤによる接続を行っていた。この場合、ボンディングワイヤとして硬度の低い金ワイヤを使用した場合には、プローブ跡16の大きな凹凸にも金ワイヤが十分に入り込んで良好な接合強度が得られた。銅ワイヤでは硬度が高いために、金ワイヤを使用する場合に比べ電極パッド14に対し接合強度が得られにくく、接続不良が発生することがあった。特に、プローブ跡の開口面積(以下、単に「面積」という)が大きく、かつ凹凸の高低差が大きい場合に接合強度の低下が顕著であった。
すなわち、図5は、比較例の方法で電極パッドに銅ワイヤを接合した場合のプローブ跡の開口面積と銅ワイヤの接合強度(シェア強度)の関係を調べるために行った実験結果を示したグラフであり、横軸にプローブ跡面積を、縦軸に接合強度(シェア強度)を示す。また、図6は、比較例の方法で電極パッドに銅ワイヤを接合した場合のプローブ跡の凹凸の高低差と銅ワイヤの接合強度(シェア強度)の関係を調べるために行った実験結果を示したグラフであり、横軸にプローブ跡の凹凸の高低差を、縦軸が接合強度(シェア強度)を示す。ここで、比較例の方法とは電極パッド14表面に残されたプローブ跡16を修復することなく、ボンディングワイヤによる接続を行う方法である。実験はいずれも3種類のタイプの異なるプローブ針を用いて行い、ボンディングに使用する銅ワイヤの外径やボンディング条件等、その他の条件はすべて同一とした。なお、プローブ跡面積、プローブ跡の凹凸の高低差、及び接合強度はいずれも相対値で示している。図5及び図6から明らかなように、ブローブ跡の面積が大きくなればなるほど、またプローブ跡の凹凸の高低差が大きくなればなるほど、接合強度が低下していることがわかる。
しかも、近年、半導体素子の高集積化や回路の微細化等に伴い電極パッドサイズはますます縮小化する傾向にある。このような縮小化された電極パッドでは、上記プローブ跡面積の電極パッド表面に占める割合も大きくなり、銅ワイヤによるボンディングが一段と困難になる。
このように比較例の方法では、銅ワイヤの電極パッドに対する接合強度が十分に得られないことがあり、さらに、近年はそれを加速する電極パッドの縮小化が進んでいる。このため、本実施形態においては、銅ワイヤを電極パッドに接続する前に、図1(b)に示すように、アルミワイヤ18を用いてプローブ跡16に、その凹部を埋め、かつその凹凸を平坦化するようにステッチボンディングする。すなわち、アルミワイヤ18を加熱しながらプローブ跡16に押し付け、凹部に埋入させる。図2Aに示す概略平面図は、アルミワイヤ18が電極パッド14にステッチボンディングされる前、図2Bはアルミワイヤ18がステッチボンディングされた後の電極パッド14の表面をそれぞれ示している。
この工程においては、図2Bに示すように、アルミワイヤ18は、プローブ跡16全体を必ずしも覆う必要はなく、また、図1(b)に示すように、必ずしも凹部表面まで埋め込まれる必要もない。後述する銅ワイヤをワイヤボンディングした際に、所要の接合強度が得られる程度に、アルミワイヤ18が埋め込まれればよい。所要の接合強度が得られれば、場合により凹部表面より突出していてもよい。具体的には、プローブ跡16の少なくとも1/2程度の面積が埋め込まれるようにすることが好ましく、少なくとも2/3程度がより好ましい。また埋め込んだアルミワイヤ18表面から電極パッド14表面までが100nm程度以内となるようにすることが好ましい。
高い接合強度を得る観点からは、埋め込んだアルミワイヤ18の表面が平坦であることが好ましく、表面が平坦で、かつ電極パッド14の表面と略同じ高さまで埋め込まれている、つまり埋め込んだアルミの表面と電極パッド14の表面が略同一平面となるように埋め込まれることがより好ましい。ステッチボンディングの際にアルミワイヤ18に加える荷重や加熱条件等を調節することにより、埋め込んだアルミ表面の平坦性を高めることができる。さらに、使用するアルミワイヤの外径を調節することにより、アルミワイヤ18の埋め込み量を調節し、アルミの表面と電極パッド14の表面を略同一平面とすることができる。アルミワイヤ18をステッチボンディングする際には、アルミワイヤ18に熱や荷重を加えるだけでなく、超音波を印加してもよい。この超音波の出力の調整によっても、埋め込んだアルミ表面の平坦性を高めることができる。
なお、本実施形態では、アルミのプローブ跡16への埋め込みにステッチボンディングを使用しているが、例えば、金ワイヤのバンプボンディング等の方法を用いることもできる。しかし、埋め込みの安定性、生産性、コスト等の観点からは、ステッチボンディングが好ましい。
また、本実施形態では、プローブ跡16に埋め込む材料としてアルミを使用しているが、軟質金属、すなわち、銅より低硬度で加熱等により容易に変形してプローブ跡16に埋め込むことができる金属であって、汚染性が低く半導体ペレットの特性に悪影響を及ぼしたりすることのない金属であれば、特に制限なく使用することができる。埋め込みの容易さや入手のし易さ等の観点からは、アルミの使用が好ましく、電極パッド14がAlや、AlSi等のAl合金からなる場合にアルミが特に好ましい。本明細書において使用されるとき、「アルミ」という用語には、Alのみならず、Alを主体とする合金も含まれる。
この後、図1(c)に示すように、プローブ跡16にアルミが埋められた電極パッド14の表面に、銅ワイヤ20をボールボンディングにより接続する。すなわち、1stボンディング側において、銅ワイヤの先端に短絡放電によってボールを形成し、このボールに熱および荷重をかけて電極パッド14上に押し付けて接続する。その際、電極パッド14に超音波を印加するようにしてもよい。
本実施形態においては、電極パッド14表面のプローブ跡16にアルミが埋め込まれているので、硬度が高い銅ワイヤ20であっても、ボンディング時に加える荷重を増大させたり、あるいは電極パッド14に印加する超音波の出力を高めずとも、高い接合強度でボンディングすることができ、接続不良の発生を抑制することができる。また、ボンディング時の荷重を増大させたり超音波の出力を高めたりする必要が少ないため、電極パッド14の剥がれ、基板割れ等を防止することができ、銅ワイヤと電極パッドとの接続の信頼性を向上させることができる。
なお、上述したような電極パッドの剥がれや基板割れ等は、半導体ペレットの厚さが、例えば40〜60μm程度と薄い場合に特に起きやすい。本実施形態においては、このような薄型の半導体ペレットであっても、電極パッド14の剥がれや基板割れ等を引き起こしにくく信頼性の高い接続を行うことができる。
以上、本発明の実施形態を説明したが、実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…半導体ペレット、14…電極パッド、16…プローブ跡、18…アルミワイヤ、20…銅ワイヤ。

Claims (1)

  1. (a)表面にプローブ針の接触により形成された凹部を有する電極パッドを備えた半導
    体ペレットの前記凹部に銅より低硬度の軟質金属を埋め込む工程と、
    (b)前記軟質金属が埋め込まれた前記電極パッドの表面に銅ワイヤをボンディングす
    る工程と
    を有し、
    前記工程(a)において、前記凹部への前記軟質金属の埋め込みは、前記軟質金属から
    なるワイヤのステッチボンディングにより行い、前記凹部の開口面積の少なくとも1/2
    に前記軟質金属を埋め込み、前記凹部に埋め込んだ軟質金属表面と前記電極パッド表面を
    略同一平面とし、
    前記軟質金属が、アルミであることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7412998B2 (ja) * 2019-12-12 2024-01-15 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4036166B2 (ja) * 2003-09-01 2008-01-23 株式会社デンソー 半導体装置およびその製造方法
JP4674522B2 (ja) * 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
JP4793006B2 (ja) * 2006-02-09 2011-10-12 ソニー株式会社 半導体装置及びその製造方法
JP2008235314A (ja) * 2007-03-16 2008-10-02 Fujitsu Ltd 半導体装置の製造方法及び該半導体装置
JP2009060028A (ja) * 2007-09-03 2009-03-19 Fujikura Ltd 半導体装置及びその製造方法
JP5497392B2 (ja) * 2009-09-25 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置

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